Как изменить коэффициент усиления дифференциального усилителя

Всем доброго времени суток. Сегодня публикую третью часть статьи о применении операционных усилителей в линейных цепях. В предыдущих частях я рассказал о инвертирующих и неинвертирующих схемах на основе ОУ. Данная статья будет посвящена дифференциальным или разностным усилителям, которые составляют основу измерительных усилителей.

Для сборки радиоэлектронного устройства можно преобрески DIY KIT набор по ссылке.

Дифференциальный усилитель

В одной из статей я рассказывал о дифференциальных усилителях, выполненных на транзисторах. Одной из особенностей таких усилителей является усиление разности сигналов поступающих на входы дифференциального усилителя. Данная особенность позволяет усиливать слабые сигналы, которые замаскированы более сильными сигналами, а также позволяет значительно уменьшить уровень шумов усилительных приборов.

Кроме транзисторных дифференциальных усилителей существует большой класс дифференциальных усилителей выполненных на ОУ. Схема простейшего дифференциального усилителя на ОУ представлена ниже

Схема дифференциального усилителя на основе ОУ.

Данная схема имеет довольно простое устройство и состоит из ОУ DA1 и четырёх резисторов R1, R2, R3 и R4. ОУ DA1 охвачен обратной связью через резисторы R3, R4, а через резисторы R1, R2 поступает входные сигналы.

Схема дифференциального усилителя на основе ОУ фактически представляет собой два усилителя – инвертирующий и неинвертирующий. Инвертирующий усилитель получится, если заземлить вход U_BX2, тогда неивертирующий вход ОУ окажется, заземлён через параллельно соединенные резисторы R2 и R3 и схема превратится в инвертирующий усилитель, а выходное напряжение в данном случае составит, как известно

в случае, если заземлить вход U_BX1, а сигнал будет поступать на U_BX2, то схема превратится в неинвертирующий усилитель, на входе которого включён делитель напряжения, тогда выходное напряжение составит

Если входные сигналы будут поступать на оба входа U_BX1 и U_BX2, то выходное напряжение будет иметь вид

Не трудно заметить, что если оптимизировать схему, чтобы выполнялось следующее соотношение

То выходное напряжение будет пропорционально разности входных напряжений

Поэтому данный усилитель и назвали дифференциальным, то есть разностным усилителем.

Параметры дифференциального усилителя

Как известно из предыдущей статьи дифференциальный усилитель имеет ряд специфических параметров:

Тогда общий К_ОСС всей схемы будет иметь вид

Входное сопротивление дифференциального усилителя состоит из суммы сопротивлений по двум входным каналам. Для входа U_BX1, составит

Для входа U_BX2, входное сопротивление составит

Выходное сопротивление дифференциального усилителя рассчитывается так же как и выходные сопротивления инвертирующего и неинвертирующего усилителя

где R_BbIX.ОУ – выходное сопротивление ОУ,

К_ОУ – коэффициент усиления ОУ.

Таким образом, простейший дифференциальный усилитель на ОУ имеет очень простое схемное решение однако и его параметры, в частности, входное сопротивление, очень мало (порядка единиц – десятков кОм), поэтому данная схема находит применение в схемах где точность и влияние выходного сопротивления не играют большой роли. Большее распространение получили дифференциальные усилители, состоящие из нескольких ОУ, которые за свои высокие параметры называют инструментальными или измерительные усилители.

Улучшение параметров дифференциального усилителя

Основными недостатками вышеописанной схемы дифференциального усилителя являются низкое сопротивление и возникновение трудности изменить коэффициент усиления, так как соотношение сопротивлений должно быть достаточно точно согласовано.

Первый недостаток связан с тем, что входным сопротивлением дифференциального усилителя являются по сути сопротивления резисторов R1 и R2, которые имеют величину от единиц до десятков кОм. При увеличении величин этих сопротивлений приходится увеличивать сопротивления R3 и R4, что приводит к уменьшению полосы пропускания усилителя и появлению дополнительных шумов. Решением данной проблемы является изолирование и развязка входов дифференциального усилителя при помощи двух повторителей напряжения по схеме неивертирующего усилителя. Схема такого дифференциального усилителя представлена ниже

Схема увеличения входного сопротивления дифференциального усилителя на ОУ.

Схема состоит из двух операционных усилителей включённых по схеме повторителя напряжения, входное сопротивление которых очень велико (десятки-сотни МОм), поэтому сопротивление источника сигнала практически не влияет на входное напряжение. На нагрузке R_H итоговое напряжение будет зависеть от разности входных напряжений

Особенностью данной схемы является то, что она имеет дифференциальный выход, то есть сопротивление нагрузки подключается только к выходам операционных усилителей DA1 и DA2

Для решения, проблемы упрощения регулирования коэффициента усиления дифференциального усилителя, может быть применена схема состоящая, как и предыдущая из двух повторителей напряжения с включением на дифференциальном выходе, параллельно сопротивлению нагрузки, дополнительно трёх последовательных резисторов. Данная схема изображена ниже

Схема дифференциального усилителя, позволяющая регулировать коэффициент усиления одним резистором.

Данная схема состоит из двух ОУ DA1 и DA2, включённых по схеме повторителя напряжения и резисторов R1, R2 и R3, причём R1 = R3 = R.

Работа данной схемы объясняется следующим образом. В соответствии с принципом виртуального замыкания, напряжение между инвертирующим и неинвертирующим входом ОУ равно нулю, поэтому на резисторе R2 напряжение будет равно разности между напряжениями U_BX1 и U_BX1.

Тогда ток, протекающий через резистор R2, составит

Так как резисторы R1, R2 и R3 включены последовательно, то такой же ток протекает и через резисторы R1 и R3. Тогда, с учётом того что R1 = R3 = R, выходное напряжение на сопротивлении нагрузки составит

Легко заметить, что выходное напряжение зависит от отношения сопротивлений R1, R2 и R3, поэтому изменяя величину сопротивления резистора R2 можно изменять величину выходного напряжения, а, следовательно, и коэффициент усиления схемы. Приняв отношение сопротивлений R и R2, за некоторый коэффициент пропорциональности можно несколько упростить выражение для выходного напряжения

Вышеописанные дифференциальные усилители имеют один недостаток: работа усилителя возможна только на незаземлённую (плавающую) нагрузку, то есть нагрузка не должна быть соединена с землёй. Для устранения данного недостатка необходимо на выход схемы добавить усилитель с дифференциальным входом и несимметричным выходом. Таким усилителем является простейший дифференциальный усилитель, рассмотренный вначале статьи. Получившаяся схема носит название измерительного или инструментального усилителя.

Измерительный усилитель

Измерительный или инструментальный усилитель находит широкое применение в измерительных схемах и устройствах благодаря тому, что имеют коэффициент усиления, не зависящий от внешних факторов (частоты сигнала, амплитуды, сопротивления нагрузки и т.д.). Кроме того, измерительный усилитель обладает высоким входным сопротивлением (десятки и сотни МОм) и низким выходным сопротивлением (единицы и десятки Ом). Схема измерительного усилителя представлена ниже

Измерительный (инструментальный) усилитель на трёх ОУ.

Измерительный усилитель состоит из трёх операционных усилителей DA1, DA2, DA3 и резисторов обвязки R1, R2, R3, R4, R5, R6 и R7. Данный тип усилителя функционально состоит из двух узлов: буферного каскада на двух повторителях напряжения DA1, DA2 и дифференциального усилителя DA3. В данной схеме резисторы R4, R5, R6 и R7 выбирают одинакового сопротивления для того, чтобы коэффициент усиления выходного дифференциального усилителя был равен единице. Таким образом, при условии равенства сопротивлений резисторов R1 и R3 регулировка коэффициента усиления измерительного усилителя будет осуществляться с помощью резистора R2. В общем же случае коэффициент усиления данной схемы будет определяться следующим выражением

Довольно часто резистор R6 состоит из двух: постоянного и переменного резистора, что очень удобно для более точного согласования резисторов обвязки дифференциального усилителя DA3.

В этой статье мы расскажем об одной из важных разработок аналоговых схем — дифференциальном усилителе. По сути, это электронный усилитель, который имеет два входа и усиливает разницу между этими двумя входами. Мы объясним работу дифференциального усилителя, рассчитаем его коэффициент усиления и CMRR, перечислим некоторые важные характеристики, а также приведем пример его применения.

Операционный усилитель внутренне является дифференциальным усилителем (его первым каскадом) с другими важными характеристиками, такими как высокое входное сопротивление, низкое выходное сопротивление и т.д. Для получения дополнительной информации об операционных усилителях перейдите по этой ссылке.

Конфигурация дифференциальной пары или дифференциального усилителя является одним из наиболее широко используемых строительных блоков в аналоговых интегральных схемах. Это входной каскад каждого операционного усилителя.

Дифференциальный усилитель усиливает разницу между двумя входными сигналами. Операционный усилитель — это разностный усилитель; он имеет два входа инвертирующий и неинвертирующий. Но коэффициент усиления по напряжению разомкнутого контура операционного усилителя слишком высок (в идеале бесконечен), чтобы его можно было использовать без обратной связи.

Таким образом, практический дифференциальный усилитель использует отрицательную обратную связь для управления коэффициентом усиления усилителя по напряжению.

На следующей схеме показан простой дифференциальный усилитель с операционным усилителем. На схеме, V₁ — неинвертирующее входное напряжение, V₂ — инвертирующее входное напряжение, а  V_OUT — выходное напряжение:

Приведенная выше схема дифференциального усилителя, это комбинация как инвертирующего усилителя, так и неинвертирующего усилителя. Итак, чтобы рассчитать выходное напряжение дифференциального усилителя, мы будем использовать как инвертирующий, так и неинвертирующий выходы и суммировать их вместе.

Расчет выходного напряжения

Пусть V₊ будет напряжением на неинвертирующем выводе, а V_— будет напряжением на инвертирующем выводе указанной выше схемы дифференциального усилителя. Мы можем рассчитать значение V₊ , используя правило делителя потенциала.

Резисторы R₁ и R₂ образуют цепь делителя напряжения с V₁ в качестве входного напряжения и V₊ в качестве выходного напряжения, и это V₊ подается на неинвертирующую клемму:

V₊ = V₁ (R₂ / R₁ + R₂)

Если V₊ является входом неинвертирующего терминала, а G₊ является коэффициентом усиления неинвертирующего усилителя, то неинвертирующий выход V_OUT+ определяется как:

V_OUT+ = V₊ G₊

Из приведенной выше схемы мы можем рассчитать неинвертирующее усиление G₊ :

G₊ = (R₃ + R₄) / R₃ = 1 + (R₄ / R₃)

Используя значения V₊ и G₊ в уравнении V_OUT+ , получаем:

V_OUT+ = V₁ (R₂ / R₁ + R₂) (1 + (R₄ / R₃))

Переходя к инвертирующему выходу V_OUT– , мы должны вычислить его относительно инвертирующего входа V₂ и коэффициента усиления инвертирования G_– :

V_OUT– = V₂ G_–

Из приведенной выше схемы мы можем рассчитать усиление инвертирования G_— :

G_– = – R₄ / R­₃

V_OUT– определяется по формуле:

V_OUT– = V₂ (– R₄ / R­₃)

У нас также есть значения V_OUT+ и V_OUT– . Чтобы получить окончательное значение V_OUT , мы должны сложить эти значения:

V_OUT = V_OUT+ + V_OUT–

V_OUT = V₁ (R₂ / R₁ + R₂) (1 + (R₄ / R₃)) – V₂ (R₄ / R­₃)

Это выходное напряжение дифференциального усилителя. Приведенное выше уравнение выглядит сложным. Итак, для уменьшения сложности и простоты уравнения возьмем частный случай, когда R₃ = R₁ и R₄ = R₂ .

Если мы применим эти значения в приведенном выше уравнении, мы получим выходное напряжение:

V_OUT = R₂ / R₁ (V₁ – V₂) = R₄ / R₃ (V₁ – V₂)

Теперь из этого уравнения видно, что дифференциальное напряжение (V₁ – V₂) умножается на коэффициент усиления R₂ / R₁ . Следовательно, это дифференциальный усилитель.

Альтернативный способ расчета выходного напряжения

Давайте теперь рассчитаем выходное напряжение, определив ток на инвертирующем входе операционного усилителя. Предположим, что для дифференциального усилителя используется следующая схема. Эта схема аналогична предыдущей, за исключением того, что это частный случай R₃ = R₁ и R₄ = R₂ предыдущей схемы.

Во-первых, мы должны определить напряжение на неинвертирующем выводе (V₊). Мы уже рассчитали это в предыдущем выводе, используя правило делителя напряжения. Значение определяется:

V₊ = V₁ (R₂ / R₁ + R₂)

Теперь, исходя из базового понимания операционного усилителя, мы можем сказать, что ток не поступает на входные клеммы операционного усилителя и не выходит из них. Таким образом, ток, поступающий на инвертирующую клемму I₁ , такой же, как и ток, выходящий с клеммы I₂ .

I₁ = I₂

Используя это правило в качестве ориентира, мы можем применить закон тока Кирхгофа к инвертирующему входному терминалу, и мы получим:

(V₂ – V_–) / R₁ = (V_– – V_OUT) / R₂

Еще одно важное правило операционного усилителя заключается в том, что он старается поддерживать одинаковое напряжение на входных клеммах. Итак, V₊ = V_– . Используя это правило, мы можем заменить V_— в приведенном выше уравнении на ранее рассчитанное значение V₊ .

После замены и выполнения некоторых вычислений приходим к:

V_OUT = R₂ / R₁ (V₁ – V₂)

Во всех предыдущих расчетах мы принимали специальные значения R₃ = R₁ и R₄ = R₂ . На самом деле, вместо этого мы должны рассматривать соотношения, т.е.:

R₃ / R₄ = R₁ / R₂

Если используется это условие, то это будет означать, что сопротивления находятся в сбалансированном мосту.

Важные параметры дифференциального усилителя

Давайте теперь рассмотрим некоторые важные параметры дифференциального усилителя:

• Коэффициент усиления дифференциального усилителя
• Коэффициент усиления синфазной составляющей входного сигнала
• Коэффициент подавления синфазного сигнала (CMRR)

Коэффициент усиления дифференциального усилителя

Коэффициент усиления дифференциального усилителя представляет собой отношение выходного сигнала и разности приложенных входных сигналов. Из предыдущих расчетов выходное напряжение V_OUT получается:

V_OUT = R₂ / R₁ (V₁ – V₂)

Таким образом, коэффициент усиления дифференциального усилителя A_D определяется выражением:

A_D = V_OUT / (V₁ – V­₂) = R₂ / R₁

Коэффициент усиления синфазной составляющей входного сигнала

Во всех предыдущих расчетах мы исходили из условия сбалансированного моста, т.е. R₃ / R₄ = R₁ / R₂ . Чтобы понять уникальную характеристику дифференциального усилителя, мы должны взглянуть на входные компоненты дифференциального режима и синфазного входа.

Вход дифференциального режима V_DM и вход синфазного режима V_CM задаются следующим образом:

V_DM = V₁ – V₂

V_CM = (V₁ + V₂) / 2

Преобразовав два приведенных выше уравнения, мы получим:

V₁ = V_CM + V_DM / 2 and V₂ = V_CM – V_DM / 2

Следующая схема показывает синфазные входные сигналы:

Поскольку усилитель разности усиливает только компонент разностного режима, он игнорирует компонент общего режима. Если мы свяжем входы вместе, V_DM станет равным 0, а V_CM станет ненулевым значением.

Но настоящий дифференциальный усилитель даст V_OUT = 0, так как он полностью игнорирует синфазную часть входного сигнала. Из-за этого дифференциальный усилитель часто используется на входном каскаде системы для удаления постоянного или синфазного шума со входа.

Все эти расчеты верны тогда и только тогда, когда сопротивления образуют состояние сбалансированного моста. Поскольку выход практического дифференциального усилителя зависит от отношения входных сопротивлений, если эти отношения резисторов не равны, синфазное напряжение V_CM не будет полностью компенсировано. Поскольку идеально согласовать соотношения резисторов практически невозможно, вероятно, будет некоторое синфазное напряжение.

При наличии синфазного входного напряжения выходное напряжение дифференциального усилителя определяется как:

V_OUT = A_D V_DM + A_C V_CM

Где, V_DM – разность напряжений V₁ – V₂

V_CM — синфазное напряжение (V₁ + V₂ ) / 2

A_D и A_C представляют собой коэффициенты усиления дифференциального и синфазного режима соответственно.

Коэффициент подавления синфазного сигнала (CMRR)

Способность дифференциального усилителя подавлять входные сигналы синфазного сигнала выражается в терминах коэффициента подавления синфазного сигнала (CMRR). Коэффициент ослабления синфазного сигнала дифференциального усилителя математически определяется как отношение коэффициента усиления по дифференциальному напряжению (AD) дифференциального усилителя к коэффициенту усиления синфазного сигнала (AC).

CMRR = A_D / A_C

В децибелах (дБ) CMRR выражается как:

CMRR_dB = 20 log₁₀ (| A_D / A_C |)

Для идеального дифференциального усилителя коэффициент усиления по синфазному напряжению равен нулю. Следовательно, CMRR бесконечен.

Характеристики дифференциального усилителя

• Высокий дифференциальный коэффициент усиления по напряжению
• Низкое усиление синфазного сигнала
• Высокий входной импеданс
• Низкий выходной импеданс
• Высокий CMRR
• Большая пропускная способность
• Низкие напряжения смещения и токи

Дифференциальный усилитель как компаратор

Схема дифференциального усилителя является очень полезной схемой операционного усилителя, поскольку ее можно настроить на «сложение» или «вычитание» входных напряжений путем подходящего добавления дополнительных резисторов параллельно с входными резисторами.

Схема дифференциального усилителя с мостом Уитстона показана на следующей схеме. Эта схема ведет себя как дифференциальный компаратор напряжения:

Подключив один вход к фиксированному напряжению, а другой к термистору (или светозависимому резистору), схема дифференциального усилителя обнаруживает высокие или низкие уровни температуры (или интенсивности света), поскольку выходное напряжение становится линейной функцией от изменения активной ветви резистивной мостовой сети.

Дифференциальный усилитель моста Уитстона также можно использовать для нахождения неизвестного сопротивления в сети резистивного моста путем сравнения входных напряжений на резисторах.

Переключатель, активируемый светом, с использованием дифференциального усилителя

Схема, показанная на следующей схеме, действует как светозависимый переключатель, который включает или выключает выходное реле, когда интенсивность света, падающего на светозависимый резистор (LDR), превышает или падает ниже заданного значения на неинвертирующем входном терминале V₂.

Напряжение V₂ определяется переменным резистором V_R1 . Резисторы R₁ и R₂ действуют как сеть делителя потенциала. На инвертирующий вход подается фиксированное опорное напряжение через резисторы R₁ и R₂.

Эту же схему можно модифицировать для обнаружения изменений температуры, просто заменив LDR термистором. Поменяв местами LDR и V_R1 , можно настроить схему на обнаружение темноты или света (или тепла или холода в случае термистора).

Пример дифференциального усилителя

Определить выходное напряжение дифференциального усилителя при входных напряжениях 300 мкВ и 240 мкВ. Дифференциальное усиление усилителя равно 5000, а значение CMRR равно:

• 100
• 10⁵

Дифференциальный усилитель для данных представлен на схеме:

Для CMRR = 100:

CMRR = A_D / A_C

100 = 5000 / A_C

So, A_C = 50

Напряжение разностного режима V_DM:

V_DM = V₁ – V₂ = 300 µV – 240 µV = 60 µV

Синфазное напряжение V_CM:

V_CM = (V₁ + V₂) / 2 = 540 µV / 2 = 270 µV

Выходное напряжение V_OUT:

V_OUT = A_D V_DM + A_C V_CM

= 5000 x 60 µV + 50 x 270 µV

V_OUT = 313500 µV = 313.500 mV

Для CMRR = 105:

A_C = A_D / CMRR = 5000 / 10⁵ = 0.05

V_OUT = A_D V_DM + A_C V_CM = 5000 x 60 µV + 0.05 x 270 µV

V_OUT = 300013.5 µV = 300.0135 mV

Для идеального разностного усилителя или дифференциального усилителя A_C равно 0. Таким образом, на выходе будет только A_D V_DM , в результате чего V_OUT = 5000 x 60 мкВ = 300 мВ.

Итог

Дифференциальный усилитель представляет собой очень полезную конфигурацию операционного усилителя, которая усиливает разницу между приложенными входными напряжениями. Дифференциальный усилитель также представляет собой комбинацию инвертирующих и неинвертирующих усилителей. Он использует соединение с отрицательной обратной связью для управления усилением дифференциального напряжения.

Коэффициент усиления по дифференциальному напряжению усилителя зависит от соотношения входных сопротивлений. Поэтому, тщательно выбирая входные сопротивления, можно точно контролировать коэффициент усиления дифференциального усилителя.

Синфазное усиление идеального дифференциального усилителя равно нулю. Но из-за несоответствия практических номиналов резисторов будет очень маленькое синфазное напряжение и конечное синфазное усиление.

Соответствующим образом, изменив соединения резисторов на входных клеммах, разностный усилитель может складывать, вычитать и сравнивать уровни приложенного входного напряжения.

В следующей статье мы с вами поговорим о инструментальном усилителе.

С Уважением, МониторБанк



В аналоговых интегральных схемах операционные усилители считаются структурной единицей. Компараторы, инвертируюшие усилители и другие аналоговые схемы могут быть построены на базе операционных усилителей. На вышеупомянутые блоки большое влияние оказывает коэффициент усиления операционного усилителя. В работе рассматриваются методы увеличения коэффициента усиления двухкаскадного операционного усилителя.

Ключевые слова:



операционный усилитель, усиления, ток, КМОП.

Операционные усилители считаются одной из основных структурных единиц аналоговых схем. Идеальным операционный уселитель имеет параметры показанные в таблице 1․

Таблица 1

Параметры операционного усилителя

Коэффициент усиления определяется отношением изменения входного напряжения к вызвавшему его изменению напряжения между дифференциальными входами усилителя при разомкнутой цепи обратной связи.

В зависимости от способа подачи входного сигнала различают дифференциальное входное сопротивление (сопротивление для входного сигнала, разность потенциалов которого приложена между дифференциальными входами) и входное сопротивление для синфазных сигналов (сопротивление для синфазных сигналов обычно очень велико).

Выходное сопротивление — это сопротивление, измеренное со стороны подключения нагрузки [1].

Некоторые схемы, построенные на базе операционного усилителя, показаны на рисунке 1.

Рис. 1․ Схемы на базе операционного усилителя

Принципиальная схема классического операционного усилителя представлена на рисунке 2.

Рис. 2․ Строение операционного усилителя

Первый каскад — это дифференциальный усилительный каскад, который является усилителем дифференциального сигнала, второй каскад — это выходной усилитель. Коэффициент усиления схемы определяется уравнением (1):

(1)

В идеале, входной дифференциальный усилительный каскад в основном отвечает за усиления, выходной усилитель во втором каскаде в основном используется для согласования сопротивлений.

Классическая схема двухкаскаднoго операционного усилителя в КМОП технологии представлена на рисунке 3.

Рис. 3. Структура двухкаскаднoго операционного усилителя

В дифференциальном усилителе транзисторы Q1 и Q2 являются усилительными, а Q3 и Q4 играют роль активной токовой нагрузки. Транзистор Q5 является источником тока ․

Во втором каскаде мы имеем транзистор Q7, который включен по схеме с общим истоком

(2)

Подставляя формулу

в

, получаем

,

что для увеличения общего усиления необходимо увеличить усиление первого или второго каскада соответственно. Для усиления первого каскада необходимо увеличить W транзистора Q1 или уменьшить L, что может привести к значительному эффекту вторичного эффекта — модуляции. Для усиления второго каскада необходимо увеличить W транзистора M7 или уменьшить L, что может привести к значительному эффекту вторичного эффекта — модуляции. Поскольку L зависит от технологического процесса, то в основном мы можем увеличить или уменьшить коэффициент усиления с операционного усилителя c изменением W. Можно увеличить усиления с помощью Q6 транзистора, но это может приводить к уменьшению выходного рабочего диапазона․Второй способ для увеличения коэффициента усиления усилителя является повышения тока, поскольку

Транзисторы Q8 и Q5 являются токовым зеркалом и по этой причине мы можем изминит ток.

Заключение

В статье была рассмотрена основная конструкция двухкаскаднoго операционного усилителя․ В настоящее время операционный усилитель с большим коэффициентом усиленияшироко востребован как отдельно, так и в составе микросхем․ В статье рассмотрены основные методы увеличения коэффициента усиления схем, а также базовые схемы, сконструированные с помощью операционных усилителей․

Литература:

1. Behzad, Razavi Fundamentals of Microelectronics / Razavi Behzad. — 2. —:,. — 932 c. — Текст: непосредственный.
2. Операционный усилитель. — Текст: электронный // Wikipedia: [сайт]. — URL: https://ru.wikipedia.org/wiki/ %D0 %9E %D0 %BF %D0 %B5 %D1 %80 %D0 %B0 %D1 %86 %D0 %B8 %D0 %BE %D0 %BD %D0 %BD %D1 %8B %D0 %B9_ %D1 %83 %D1 %81 %D0 %B8 %D0 %BB %D0 %B8 %D1 %82 %D0 %B5 %D0 %BB %D1 %8C (дата обращения: 31.03.2021).
3. Внутренняя структура операционных усилителей. — Текст: электронный //: [сайт]. — URL: http://www.gaw.ru/html.cgi/txt/doc/op/op_4.htm (дата обращения: 31.03.2021).

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РЕСПУБЛИКИ КАЗАХСТАН

 Некоммерческое акционерное общество

«Алматинский
институт энергетики и связи»

Т.М.Жолшараева

СХЕМОТЕХНИКА

Учебное пособие

Алматы 2010 

УДК 621.3.049

ББК 32.844Я73

Ж79. Схемотехника

Учебное пособие/Т.М.Жолшараева

АИЭС. Алматы, 2010.− 81 с.

ISBN 978−601−7098−73−5

Рассмотрены основные
аналоговые и цифровые электронные устройства. Приведены структурные и
принципиальные схемы, временные диаграммы и описан принцип действия устройств.

Учебное пособие
предназначено для студентов, обучающихся
по специальности 5B0704
– Вычислительная техника и программное обеспечение и может быть использовано
студентами специальностей 5B0702 – Автоматизация и управление и 5B0719 – Радиотехника, электроника и телекоммуникации.
 

Табл. 13, Ил. 113, библ. – 15 назв.

       ББК 32.844Я73

РЕЦЕНЗЕНТЫ: ТЭАКТ, докт.
техн. наук, проф. Ш.Б.Биттеев

                  АИЭС, доктор
техн. наук, проф.З.С.Куралбаев 

Печатается по плану издания Министерства образования и
науки Республики
Казахстан на 2010 г.

ISBN 978−601−7098−73−5

                  © НАО «Алматинский институт
энергетики и связи», 2010 г.

Содержание

1 Схемотехника аналоговых устройств

1.1 Дифференциальный усилитель

1.1.1 Режимы
работы дифференциального усилителя

1.1.2
Дифференциальный усилитель с генератором стабильного тока

1.1.3
Разновидности схем дифференциальных усилителей

1.1.4
Дифференциальный усилитель с динамической нагрузкой

1.2 Выходные каскады усилителей

1.2.1
Простейшая двухтактная схема

1.2.2
Усилитель мощности с раздельным начальным смещением

1.3 Операционный усилитель

1.3.1
Назначение и основные параметры операционных усилителей

1.3.2 Двухкаскадный
операционный усилитель

1.3.3
Внешние цепи

1.3.4
Инвертирующий усилитель

1.3.5
Неинвертирующий усилитель

1.3.6
Решающие усилители

1.3.7
Нелинейный режим работы ОУ

1.3.8
Компаратор аналоговый

1.3.9
Триггер Шмидта

1.4 Генераторы электрических сигналов

1.4.1 RC-генератор синусоидальных колебаний

1.4.2
Генераторы релаксационных колебаний

1.5 Гиратор

2 Схемотехника цифровых устройств

2.1 Основные логические операции и логические элементы

2.2 Логические интегральные схемы

2.2.1Основные
параметры логических интегральных микросхем

2.2.2 Схема
ДТЛ – диодно-транзисторной логики

2.2.3 Схемы
ТТЛ ‑ транзисторно-транзисторной логики

2.2.4 Схемы
ЭСЛ ‑ эмиттерно-связанной логики

2.2.5
Логические элементы на полевых транзисторах

2.3 Комбинационные логические схемы

2.3.1  Синтез комбинационной логической схемы

2.3.2
Дешифратор

2.3.2.2
Синтез матричного дешифратора

2.3.3
Шифратор

2.3.4
Мультиплексор

2.3.5
Демультиплексор

2.4 Последовательностные логические схемы

2.4.1
Триггеры

2.4.2 Регистры

2.4.3 Счетчики

2.5 Цифровые запоминающие устройства

2.5.1
Классификация запоминающих устройств

2.5.2 Оперативные запоминающие устройства

2.5.3
Динамические ОЗУ

2.5.4
Постоянные запоминающие устройства

1
Схемотехника аналоговых устройств

1.1 Дифференциальный усилитель

1.1.1 Режимы работы
дифференциального усилителя

Дифференциальный усилитель (см. рисунок1.1) усиливает
разность входных сигналов, который называется дифференциальным сигналом. Его
можно строить на биполярных и униполярных транзисторах. Он представляет собой
параллельно-балансный каскад или сбалансированный мост. Строится на двух
усилителях постоянного тока с общим эмиттерным сопротивлением R_э. Коллекторные
нагрузки R_к1 =
R_к2.
Идентичные транзисторы VT₁ и VT₂
вместе с резисторами R_к1 и R_к2 представляют собой
плечи моста, в одну диагональ которой включен источник питания Е_к,
в другую – нагрузка R_н.

Питание каскада осуществляется от двух источников E_к = E_э, т.е. суммарное
напряжение питания .

С помощью  уменьшается  потенциал эмиттеров VT₁  и VT₂
относительно общей точки, при этом отпадает необходимость согласования
потенциалов.

На дискретных транзисторах трудно получить абсолютную
симметрию, поэтому качественные ДУ строятся на интегральных микросхемах.

Рассмотрим возможные режимы
работы ДУ:

а) режим покоя. Оба входа ДУ закорочены на землю, т.е.
.

Напряжения база-эмиттер покоя равны минус U_э . В свою очередь напряжение на эмиттере
равно

Следовательно, напряжение на базе.

Оба транзистора открыты, работают в активном режиме.
Текут токи покоя .
Они создают на R_к1 и R_к2 одинаковое падение напряжения, следовательно, .  снимается с R_н  .

Токи эмиттеров  I_э1= I_э2;  I_э
= I_э1+ I_э2.

Достоинства схемы:

—      
не нужен источник компенсирующей ЭДС;

—      
уменьшается дрейф от
нестабильности напряжения питания и от температурной нестабильности. Например,
при увеличении напряжения питания Е_к или температуры
окружающей среды приращения напряжения на коллекторах одинаковые  по величине и по знаку,
следовательно, Δ.

б) режим с входными сигналами. Рассмотрим три способа
подачи сигнала:

  1) сигнал е_с>0
подается между базами транзисторов (см. рисунок1.2,а).Тогда ,      .

Приращения коллекторных токов 0<, приращения коллекторных
напряжений 0>.
Выходное напряжение .

Изменение тока коллектора вызывает изменение тока
эмиттера  0<,
общий ток эмиттера  ,
следовательно,  – ток эмиттера
постоянный

 На эмиттере нет приращения напряжения, U­_Э  также постоянно. Т.е. имеет место стабилизация
напряжения по постоянной составляющей, отсутствует обратная связь по переменной
составляющей;

 

2) сигнал подается на одну из баз, а другая база
заземлена (см. рисунок1.2,б). Такой вход называется дифференциальным входом.

Увеличивается ток базы . Следовательно, увеличивается ток
коллектора  и
ток эмиттера .
Напряжение на коллекторе  уменьшается. Сумма эмиттерных токов  постоянна.
Следовательно, ,
, . Выходное напряжение,
как и в предыдущем случае ;

3) сигналы поданы на оба входа  и  от двух независимых источников (см. рисунок6.4).
Здесь справедлив принцип суперпозиции.

, где K –
коэффициент усиления ДУ.

1.1.2 Дифференциальный усилитель с генератором стабильного
тока

Разность входных сигналов называется дифференциальным
сигналом.

 Синфазный сигнал  – это сигнал, действующий  одновременно на обоих
входах, например, сигнал вследствие изменения напряжения питания, температуры и др., т.е. это помеха, влияние которой
надо ослабить. Для уменьшения действия синфазного сигнала (СС)
необходимо стабилизировать ток эмиттера. Допустим, что на оба входа действует
синфазное напряжение, стремящееся увеличить токи коллекторов I_к1 и I_к2,  а их сумма  равна I_э, которая является постоянной величиной. Т.е. ток
коллектора не будет увеличиваться, и напряжения коллекторов и выходное не будет
изменяться. Для стабилизации тока эмиттера можно увеличивать эмиттерное
сопротивление ,
но тогда необходимо увеличить напряжение питания, а его не нужно изменять.
Вместо  целесообразно
ставить источник тока или генератор стабильного тока (ГСТ) на
транзисторах, имеющего небольшое  сопротивление  по постоянному току и большое – по переменному
(см. рисунок1.3).

В схему ГСТ входят: транзистор VT₃,
диод VD,
резисторы R₁, R₂, R₃ и источник питания – Е_э.

Ток I_э
является сумой токов эмиттеров транзисторов VT₁ и VT₂
дифференциального усилителя и задается он генератором стабильного тока на VT₃.
Схема ГСТ – это усилитель по схеме с общей базой. Его выходное
сопротивление много больше R_Э
в схеме на рисунке 1.1.
Смещение на базу VT₃
подается через делитель R₁, VD,
R₂.
Диод VD служит для термокомпенсации справедливо
.

Должно выполняться условие R₁>> R₂, R_э. Ток I₁ через R₁ постоянный, так как R₁ большое и от температуры не зависит. В свою очередь
по первому закону Кирхгофа .

При повышении температуры входная характеристика VT₃
смещается влево, т.е. увеличивается ток эмиттера I_э3. Одновременно
уменьшается сопротивление диода VD, увеличивается ток I₂, следовательно, уменьшается ток I_б3, равный I₁ ‑ I₂. Ток I_к3 = a I_б3 также 
уменьшится. Таким образом, ток эмиттера дифференциального усилителя I_э поддерживается
стабильным.

Определим I_э 
аналитическим путем.

Так как I_б3 << I_э и можно считать I_э3 = I_к3 = I_э,
то

            .                                                               
   (1.1)

Поскольку I_б3 << I₁, то I₁ = I₂. Из рисунка 1.3
находим

.  (1.2)

Из (1.1), учитывая, что  находим I_э

, т.е. ток I_э зависит от температуры
незначительно, что и требуется от ГСТ.

1.1.3
Разновидности схем дифференциальных усилителей

Основными задачами разработки разновидностей схем ДУ
являются увеличение коэффициента усиления усилителя и увеличение входного
сопротивления.

Используются следующие разновидности схем ДУ:

а) на входах ДУ ставятся составные транзисторы
(пара Дарлингтона), у которых гораздо выше входное сопротивление и коэффициент
передачи тока равен произведению коэффициентов передачи тока обоих
транзисторов;

б) на входах ДУ ставятся эмиттерные
повторители, у которых входное сопротивление сотни килоомов;

в) ДУ с полевыми транзисторами на входах;

г) ДУ с динамической нагрузкой.

1.1.4 Дифференциальный
усилитель с динамической нагрузкой

Для увеличения коэффициента усиления усилителя K_u необходимо
увеличить коллекторную нагрузку R_к, но тогда потребуется увеличить напряжение источника
питания Е_к. В интегральных схемах увеличение R_к ведет к
увеличению площади и габаритов микросхемы. Поэтому в ИС используется
динамическая нагрузка, т.е. вместо резисторов  R_к1 и R_к2  ставятся транзисторы  VТ₃ и VТ₄,
которые имеют низкое сопротивление по постоянному току и высокое – по
переменному. Транзисторы VТ₃ и VТ₄ имеют полярность, противоположную к основным (см.
рисунок1.4).

Транзисторы VT₁ и VT₂ (n—p—n—типа) – основные, транзисторы VТ₃ и VТ₄
(p—n—p-типа) – коллекторная нагрузка. Эти транзисторы
соединены коллекторами. Транзистор VТ₃
используется в диодном включении. В эмиттерной цепи ставится генератор
стабильного тока (ГСТ) для уменьшения влияния синфазного сигнала на схему.

Вход ДУ – дифференциальный, выход ‑ однотактный.

Транзисторы VТ₃ и VТ₄
включены по схеме токового зеркала – отражателя токов. Ток I_к1, протекая через VТ₃,
создает одинаковое смещение на базах транзисторов VТ₃ и VТ₄ U_бэ3=U_бэ4. Поэтому I_к4= I_к3, а I_к3 является током I_к1.

Следовательно I_к4=I_к1. VТ₄ повторяет изменения токов VT₁, т.е. VТ₄  полностью повторяет I_к1, поэтому пара VТ₃ и VТ₄
называется токовым зеркалом.

Найдем , U_вых и К_u. Допустим, на вход подан сигнал e_c. Приращение токов базы  и . Тогда токи коллекторов  и . Так как , то . Ток на выходе ДУ равен . Видно, что ток на
выходе ДУ усилился в b раз и удвоился.

Выходное напряжение ДУ , где  — входное сопротивление последующего
каскада.

Коэффициент усиления ДУ . При   .

Сопротивление  может быть обеспечено в несколько сотен
килоом, следовательно, коэффициент усиления ДУ по напряжению может достигать
нескольких сотен и тысяч.

Таким образом, отражатель токов позволяет получить
высокий коэффициент усиления по напряжению и удвоить сигнал на однотактном
выходе.

1.2 Выходные каскады усилителей

Выходные каскады – это усилители мощности. Они служат
для получения максимальной мощности в нагрузке при максимально возможном КПД
и минимальных нелинейных искажениях.

В микроэлектронике класс А обычно используется
редко из-за низкого КПД. Более популярны двухтактные усилители класса В
и АВ.

1.2.1 Простейшая двухтактная схема

Рассмотрим простейшую двухтактную схему усилителя
класса В на комплементарных транзисторах (см. рисунок 1.5).

Транзистор VT₁ – n—p—n,
VT₂ –
p—n—p –типа.

Нагрузка R_н включена в эмиттерной цепи, т.е. транзистор включен
по схеме с общим коллектором, следовательно, этот эмиттерный повторитель дает
большое усиление по мощности, обусловленное высоким коэффициентом усиления
тока.

В режиме покоя оба транзистора закрыты, т.к. U_эб = 0 (класс В).

 При подаче на вход положительной полуволны
переменного напряжения VT₁ –
открывается, VT₂ –
закрывается. Течет ток от +Е₁ ‑ КЭ₁ ‑
R_н ‑ 
– Е₁.

При подаче отрицательной полуволны переменного
напряжения VT₁ –
закрывается, VT₂ –
открывается. Течет ток от +Е₂ ‑ R_н ‑ЭК₂ ‑ – Е₂.
Таким образом, схема работает в два такта: в первом такте открыт  VT₁, во
втором ‑ VT₂,
т.е. на выходе усилителя имеет место двуполярный сигнал. Коэффициент усиления
по мощности .

Но недостаток схемы в том, что она имеет высокий коэффициент
нелинейных искажений. На рисунке 1.6 приведена совмещенная передаточная
характеристика .
Длительность положительной и отрицательной полуволн на выходе меньше
полупериода сигнала (часть синусоиды не усиливается). Выходной ток I_э носит импульсный
характер, т.е. имеет большое число высших гармоник в своем спектре. Это
особенно существенно при малых U_вх, соизмеримых с U*.

1.2.2 Усилитель мощности с раздельным начальным
смещением

Для устранения нелинейных искажений со схемы сдвига
уровня напряжения вводится раздельное смещение на базы транзисторов (см. рисунок
1.7) На диодах VD₁ и VD₂
создается падение напряжения U*, которое
смещает рабочую точку транзистора VТ₁ влево и VT₂ – вправо от начала координат (см. рисунок 1.8). Характеристика
передачи будет представлять прямую линию. Следовательно, уменьшатся нелинейные
искажения. Эти диоды всегда открыты, так как суммарное напряжение источников
питания  всегда
больше, чем
входной сигнал.

Рассмотрим разновидность бестрансформаторного
усилителя мощности с делителем напряжения в базовой цепи (см.рисунок 1.9).
Такая схема еще называется схемой с дополнительной симметрией. Здесь R₁, R₂, R₃ ‑ делитель
напряжения для создания смещения в классе АВ.

Должно выполняться условие .

Очевидно, что средняя точка R₂ имеет нулевой
потенциал. Базы обоих транзисторов можно считать закороченными по переменному
току и подавать входное напряжение на одну из баз. Так как сигнал подается в
одной фазе на оба транзистора, то они работают поочередно. Вместо R₂ обычно ставят диоды.
На каждом диоде падает U*= 0,7 В,
которое создает смещение, обеспечивающее режим класса АВ.

Схема включения транзисторов – с общим коллектором.

1.3 Операционный
усилитель

1.3.1 Назначение и основные параметры
операционных усилителей

Операционный усилитель – универсальный усилитель
постоянного тока с дифференциальным входом и однотактным выходом.

Идеальный ОУ имеет следующие параметры:

—   
коэффициент усиления по напряжению;

—   
входное сопротивление;

—   
выходное сопротивление .

Такие характеристики позволяют применять глубокую
обратную связь (ОС), и свойства ОУ определяются только
параметрами элементов цепи ОС. Используя различные ОС, можно
осуществлять различные математические операции. Поэтому усилители были названы
операционными.

Условное обозначение ОУ приведено на рисунке 1.10.

Здесь:

 вход 1 –
неинвертирующий вход, т.е. выходной сигнал совпадает по фазе с входным;

вход 2 –
инвертирующий вход, т.е. выходной сигнал в противофазе с входным;

выход –
однотактный;

+Е_п и ‑Е_п –‑ выводы двух источников питания Е_п или
двуполярного источника.

Реальные ОУ обычно имеют  большое число выводов
для подключения внешних цепей частотной коррекции, формирующих требуемый вид
амплитудно-частотной характеристики (АЧХ) усилителя.

Характеристики реальных ОУ немного отличаются
от идеальных.

Основные параметры реальных ОУ:

а) коэффициент усиления дифференциального сигнала

;

б)  коэффициент усиления синфазного сигнала  ;

в) коэффициент ослабления синфазного сигнала ОУ
в децибелах ;

г) входное сопротивление R_вх обычно
порядка 400 кОм (может достигать от десятков кОм до десятков МОм);

д) выходное сопротивление R_вых = 20 ¸2000 Ом;

е) амплитудно-частотная характеристика (АЧХ) –  – зависимость
коэффициента усиления от частоты (линеаризованная характеристика в логарифмическом
масштабе – диаграмма Боде) приведена на 

 рисунке 1.11,а. АЧХ ОУ представляет суммарную АЧХ
отдельных каскадов. Изменение частоты в десять раз (на декаду) приводит к
уменьшению коэффициента усиления по напряжению в десять раз, (т.е. на минус 20
дБ).

Двухкаскадный ОУ имеет два излома АЧХ (каждый
каскад вносит один излом);

ж)
фазочастотная характе-ристика (ФЧХ) ОУ – зависимость фазы сигнала от
частоты  (см.
рисунок1.11,б). Каждый каскад на высоких частотах вносит фазовый сдвиг, равный минус
.
ФЧХ запаздывает на , где n – число каскадов ОУ.

Для стабилизации работы ОУ требуется коррекция АЧХ
и ФЧХ;

и)  ‑ частота единичного усиления, т.е.
частота, при которой коэффициент усиления равен единице;

к) амплитудная характеристика или характеристика
передачи сигнала – зависимость выходного напряжения от входного  приведена на рисунке 1.12.

Обычно.

л) если при U_вх = 0 также и U_вых = 0, имеет место баланс ОУ.

В реальных ОУ внутри схемы может иметь место
разбаланс, из-за которого появляется  при U_вх = 0 (см. рисунок 1.13);

м) U _{вх смещ нуля} или начальное смещение ‑ это постоянное
напряжение, подаваемое на один из входов, чтобы выходное напряжение стало
равным нулю. Оно примерно равно 1…3 мВ;

н) разность входных токов  ‑ 5…50 нА;

п) диапазон допустимых синфазных напряжений – это
максимальное одинаковое напряжение на обоих входах, чтобы ОУ не вошел в
насыщение или отсечку – 3…13 В;

1.3.2
Двухкаскадный операционный усилитель

Схема-модель двухкаскадного операционного усилителя
представлена на рисунке 1.14. Входной дифференциальный
усилитель построен на транзисторах VT₁ ¸ VT₄.
Основные транзисторы VT₁ и VT₂ – p—n—p-типа.

Динамическая нагрузка (транзисторы VT₃ и
VT₄ ‑
n—p—n-типа) представляет собой токовое зеркало или
отражатель токов. ДУ с токовым зеркалом имеет дифференциаль-ный вход и
однотактный выход. ГСТ₁ в эмиттерной цепи служит для стабилизации
эмиттерного тока и уменьшения дрейфа напряжения. Каскад обеспечивает требуемые
входные параметры ОУ.

Второй каскад, построенный на составном транзисторе VT₅ и
VT₆ по
схеме с общим эмиттером, является усилителем амплитуд. Обеспечивает необходимый
коэффициент усиления по напряжению ОУ. В качестве нагрузочного
сопротивления каскада служит источник тока ГСТ₂. Емкость С_К
»30 пФ ‑ для коррекции частотной
характеристики. Диоды VD₁ и VD₂ для
создания смещения начальной рабочей точки в выходном каскаде.

В выходной каскад входят: комплементарная пара транзисторов
VT₇    (n—p—n-типа)
и VT₈ (p—n—p-типа),
диоды VD₁ и VD₂,
генератор стабильного тока ГСТ₂, транзистор VT_6..
Выходной каскад является двухтактным усилителем мощности класса АВ.
Делитель напряжения, состоящий из ГСТ₂, VD₁, VD₂ и
VT_6,
создает смещение рабочей точки транзисторов VT₇ и VT₈. Причем. . Необходимое начальное смещение, как было
уже сказано, задается диодами VD₁ и VD₂. Эти
же диоды обеспечивают температурную стабилизацию режима покоя выходного
усилителя.

При отсутствии сигнала на входе ОУ U_ВХ = 0 ток через
нагрузку I_Н
= 0. Через транзисторы VT₇ и
VT₈
течет небольшой начальный ток, обусловленный смещением плюс U_VD1 на
транзисторе VT₇ и
минус U_VD2
– на транзисторе VT₈.
Диоды включены в прямом направлении и всегда открыты, так как даже при подаче
положительного перепада напряжения  с коллектора VT₆ за счет источников напряжения питания + Е_п1
и ‑ Е_п2 на аноды диодов подано более
положительное напряжение, чем на катоды. Можно считать, что базы
обоих транзисторов закорочены по переменному току, так как сопротивление диодов
по переменной составляющей близко к нулю. Транзисторы VT₇  и
VT₈
открыты поочередно. При подаче с коллектора VT₆ положительного перепада напряжения транзистор VT₈
запирается, а VT₇ –
отпирается. Ток течет по цепи: + Е_п1, кэ_VT7, R_н, ‑ Е_п1. При подаче с коллектора VT₆ отрицательного перепада напряжения транзистор VT₇
запирается, а VT₈ –
отпирается. Ток течет по цепи: + Е_п2, R_н, кэ_VT8, ‑ Е_п2.

1.3.3 Внешние цепи

В операционных усилителях используются внешние цепи:

а)    
цепи коррекции частотной
характеристики – частотно-зависимые RC-цепи;

б)   
цепи балансировки для установки
нулевого напряжения на выходе при нулевом входном;

в)    
цепи защиты:

  1) от пробоя на входе при высоком входном
напряжении;

  2) от короткого замыкания на выходе включается
последовательно резистор примерно 400 омов;

  3) от переполюсовки источника питания при
неправильной полярности включения;

  4) от перенапряжения источника питания;

г)    
цепи обратной связи.

Обычно в ОУ используется отрицательная обратная
связь, т.к. без нее даже при  коэффициент усиления стремится к
бесконечности  и  может
достичь предельного значения.

Отрицательная обратная связь позволяет:

­   
создать схему с заданными
функциями;

­   
достичь нужного коэффициента
усиления;

­   
повысить стабильность и
устойчивость схемы;

­   
добиться необходимых  и ;

­    уменьшить линейные и нелинейные
искажения.

Рассмотрим усилители
сигналов и решающие усилители.  

1.3.4
Инвертирующий усилитель

 В
схеме (см. рисунок 1.15) 
примем допущения: ; .   (1.1)                                                                                 

Так как и , то . Следовательно точку А можно считать
закороченной на землю.

По первому закону Кирхгофа , а так как , то  и, следовательно, .

Определим коэффициент усиления инвертирующего
усилителя

                                         .                   (1.2)     

Из (1.2) видно, что коэффициент усиления
инвертирующего усилителя не зависит от параметров ОУ, а определяется
только элементами обратной связи.  Здесь имеет место параллельная отрицательная
обратная связь по напряжению.

Если , то усилитель (см. рисунок 1.15) является
инвертором.

Для симметрирования (уравнивания) входных токов
ставится резистор R, который определяется как параллельно соединенные R_ос и R₁

.

1.3.5
Неинвертирующий усилитель

На рисунке 1.16,а
представлена схема неинвертирующего усилителя. Цепь R_ос–R₁ создает
последовательную отрицательную обратную связь (ООС) по напряжению. Входной
сигнал подается на неинвертирующий вход. Допустим, что выполняются условия (1.1).
Тогда  и . Из рисунка 1.16,а 
находим

U_вх = I₁R₁,       U_вых = I₁ (R₁+R_ос), следовательно, коэф-фициент усиления неинвертирующего
усилителя равен .

Если  и  (см. рисунок1.16,б), то это повторитель
напряжения. Имеет место 100% последовательная ООС по напряжению.

Сигнал на выходе повторяет входной сигнал.

1.3.6 Решающие
усилители

1.3.6.1 Инвертирующий
сумматор (см. рисунок 1.17)

Из рисунка 1.17 следует, что , так как, Если , то

.

1.3.6.2 Интегратор инвертирующий (см. рисунок 1.18)

Из условия (1.1) следует, что . Ток через конденсатор равен

, входной ток .

Так как выполняется условие (1.1),  и . Следовательно,

;

.

Отсюда, проинтегрировав, получим

.

 линейно зависит от , т.е. схема интегратора является
простейшей схемой генератора линейно изменяющегося напряжения.

1.3.6.3 Дифференциатор инвертирующий (см. рисунок 1.19)

Ток через R_ос  равен ,

ток через емкость С  равен .

Так как входной ток равен нулю, то и  .

 Отсюда .

1.3.6.4 Логарифмирующий усилитель (см. рисунок 1.20).

Здесь

где ,    .

Следовательно, .

Прологарифмировав, получаем                                                            

1.3.7 Нелинейный
режим работы ОУ

Если  (см. рисунок 1.21), то ОУ работает в
линейном режиме, при   – в нелинейном
ключевом или импульсном режиме.

При
подаче напряжения на один из входов ОУ передаточная характеристика по
второму входу смещается на это же значение. Например,
на неинвертирующий вход  ОУ (см. рисунок 1.22) подано напряжение U_оп, тогда
характеристика по инвертирующему входу (кривая 1) сместится на значение U_оп вправо (кривая 2).

1.3.8 Компаратор
аналоговый

Компаратор аналоговый (см. рисунок 1.23,а) применяется
для сравнения аналогового сигнала с опорным напряжением.

На рисунке 1.23,а на неинвертирующий вход подано
опорное напряжение U_оп, на
инвертирующий вход ‑ аналоговый сигнал U_вх.

При этом выполняются условия (см. рисунок 1.23,б –
передаточная характеристика ОУ):

если: U_вх<
U_оп,
то   ,              

если:U_вх>
U_оп,
то   .

При равенстве U_вх = U_оп,  U_вых= 0.
Так как коэффициент усиления ОУ сотни тысяч, то выход компаратора
переключается на противоположное значение.

На рисунке 1.24 приведены временные диаграммы входных
и выходного напряжений компа-ратора, которые иллюстрируют его работу.

 

1.3.9 Триггер Шмидта

Триггер Шмидта
имеет два состояния устойчивого равновесия и преобразует аналоговый сигнал в
импульсный.

На рисунке 1.25,а приведена принципиальная схема
триггера, на рисунке 1.25,б – его передаточная характеристика.

Резисторы  и   создают положительную обратную связь,
которая обеспечивает лавинообразное  переключение выхода триггера из
положительного в отрицательное и наоборот. Пороговые напряжения (см. рисунок
1.25,б), при которых происходит переключение триггера, определяются как:

Из рисунка 1.26 видно, что при U_вх = 0, на выходе , так как на
неинвертирующем входе U_вх⁺  U_оп>0.
Когда  U_вх
возрастет до ,
равное смещению U_вх⁺ триггер переключается в . За счет положительной обратной
связи ,  теперь смещение на U_вх⁺ станет равным . Когда U_вх уменьшится до , произойдет обратное переключение триггера
в  и т.д.

Так как пороговое напряжение меняется от одного
значения к другому скачком, триггер является управляемым  компаратором,

1.4 Генераторы электрических сигналов

1.4.1 RC-генератор синусоидальных колебаний

Достоинствами
RC-генератора синусоидальных колебаний – на  ОУ являются простота, дешевизна, малые масса и
габариты и недостатком – невысокая стабильность частоты генерации.

Рассмотрим схему генератора с мостом Вина (см. рисунок
1.27).

Мост Вина (элементы R­₁, R₂, C₁,  C₂
) создает положительную обратную
связь. Коэффициент передачи звена обратной связи равен

 на  квазирезонансной частоте .

Если  и , то , .

На рисунке 1.28 приведены АЧХ и ФЧХ
моста Вина, из которого видно, что на квазирезонансной частоте  фазовый сдвиг  равен нулю, а
коэффициент передачи звена обратной связи равен 1/3. Таким образом выполняется
условие баланса фаз ,
так как фазовый сдвиг усилителя  также равен нулю, потому что сигнал обратной связи подан
на неинвертирующий вход.

На схеме (см. рисунок 1.27)  сопротивление R
включено для подстройки глубины отрицательной обратной связи, которая
необходима для выполнения условия баланса амплитуд .
Встречно-параллельные диоды VD₁ и VD₂ включены
для стабилизации амплитуды выходного сигнала. При слишком больших U_вых диоды попеременно
входят в состояние прямой проводимости и увеличивают амплитуду сигнала
отрицательной обратной связи, уменьшая коэффициент усиления сигнала.

1.4.2 Генераторы релаксационных колебаний

1.4.2.1 Автоколебательный мультивибратор

Основными свойствами интегральных операционных
усилителей (ОУ), используемых при построении импульсных генераторов,
является большое входное (сотни килоом) и малое (десятки омов) выходное
сопротивление, большой (сотни тысяч) коэффициент усиления и наличие двух
парафазных входов. Полярность выходного напряжения ОУ определяется
большим из напряжений U⁺_вх и _вх на
неинвертирующем и инвертирующим входах соответственно.

 Принцип построения генераторов прямоугольных
импульсов на ОУ основан на получении замкнутой резисторной или
резисторно-емкостной цепи положительной обратной связи (ПОС) при
соединении выхода ОУ с его неинвертирующим входом. ПОС обеспечивает
возникновение лавинообразных процессов.

Рассмотрим работу автоколебательного мультивибратора
на ОУ, в котором ПОС обеспечивается делителем напряжения R₁, R₂ (см. рисунок 1.29,а)
от выхода к неинвертирующему входу. Переключение мультивибратора из одного
квазиустойчивого равновесия в другое происходит за счет релаксационного
изменения _вх.

Если в момент t=0 (см. рисунок 1.29,б) включить источник питания ОУ,
начинает расти выходное напряжение U_вых, за счет делителя R₁, R₂ напряжение на неинвертирующем входе U⁺_вх тоже возрастает, а это приводит к еще большему
увеличению U_вых. В
результате лавинообразного процесса выходное напряжение U_вых скачкообразно
увеличивается до  Е⁺, а входное U⁺_вх  до
gE⁺, где g^—= R₂/(R₁ +R₂), Е
– напряжение источника питания интегрального операционного усилителя. _вх при этом измениться не успевает и равно нулю.
Начинается заряд конденсатора С через R. Это
приводит к увеличению _вх,
стремящегося к Е⁺ с постоянной времени t_зар
=RC . В момент t₁, когда _вх = U⁺_вх =gE⁺
скачкообразно изменяется режим и U_вых изменяется до  , а U⁺_вх =g. Процесс этот происходит лавинообра-зно.

Конденсатор С, соединенный положи-тельной
обкладкой к , а отрицательной – к корпусу, стремится
перезарядиться до  по цепи: +С, R, выход ОУ,
–С. В момент t₂,
когда _вх =–g, снова
происходит опроки-дывание.

Процессы эти периодически повторяются.

Длительность импульса равна

.

Период повторения импульсов

.

Скважность Q=T/t_u
=2.

Для построения мультивибратора со скважностью Q>2
необходимо, чтобы цепь заряда отличалась от цепи разряда (см. рисунок1.30).  Заряд
идет по цепи: U_вых,
R^’, VD1,  С, корпус, разряд – по
цепи: +С, VD2, R^’’, корпус, –С. Длительность положительного
импульса

.

Длительность отрицательного импульса

.

Скважность 

1.4.2.2 Генератор линейно изменяющегося напряжения
на  операционном  усилителе (ГЛИН).

 На
рисунке 1.31,а в схеме  ГЛИН интегрирующая RC — цепочка включена в цепь отрицательной обратной связи ОУ.
Управляется ГЛИН импульсами положительной полярности U_­вх
с длительностью t_и, равной времени прямого хода пилы.
Входные импульсы подаются на базу диода VD,
эмиттер которого соединен с инвертирующим входом ОУ.

Исходное состояние генератора (t < t₁),
при U_вх
= 0 диод VD открыт, течет ток от источника
питания через R, диод VD,
источник сигнала U_вх, корпус. . Напряжение на
неинвертирующем входе   где        .

Напряжение  превышает  настолько, чтобы перевести ОУ в режим
ограничения, при котором . Конденсатор С при этом заряжен до напряжения
U_C (0) = E
. Заряд конденсатора идет по цепи  Е⁺, выход ОУ, С,
VD, источник сигнала U_вх, корпус .

Формирование рабочего хода пилы T_пр .

При подаче в момент t₁
(см. рисунок 1.31,б) запускающего входного импульса длительностью t_u  диод VD
запирается. Скачок положительного напряжения  от источника Е переводит ОУ в
линейный усилительный режим и ОУ начинает интегрировать постоянное
напряжение Е, являющееся для него входным. Положительный скачок на входе
 в момент t₁ дает отрицательный скачок на выходе.

Заряженный конденсатор С начинает
медленно разряжаться, вызывая увеличение напряжения ,  которое обусловливает
уменьшение выходного напряжения U_вых.

Длительность рабочего хода T_пр
= t_и и постоянная времени RC цепи должны быть рассчитаны так, чтобы к концу
интервала t_и конденсатор успел разрядиться до
нуля и перезарядиться до .

Формирование обратного хода пилы T_обр
.

В момент t₂
окончания входного импульса отпирается диод VD.  скачкообразно
уменьшается до ,
при котором ОУ выходит из режима усиления.  увеличивается до Е⁺,
конденсатор, заряженный до  с большой скоростью, определяемой
сопротивлением открытого диода VD, разряжается
до нуля и заряжается до исходного напряжения U_С
(t) = .

Определим необходимую постоянную времени RC при заданном T_пр.

Так как ток перезаряда конденсатора почти постоянен и равен

, то за время прямого хода пилы T_пр
напряжение на конденсаторе изменится на величину, примерно равную 2Е.
Поэтому  ,
откуда  , или
для  .

Таким образом при известном T_пр,
задаваясь С, можно определить значение R
или наоборот.

Время восстановления режима работы
генератора или обратного хода пилы T_обр.

где    — сопротивление открытого диода.

Коэффициент нелинейности   .

1.5 Гиратор

Гиратор – это электрическая схема, в которой в
обратную связь  ОУ включена RC— цепь, имитирующая катушку
индуктивности. Иногда гираторы называют синтезируемыми индуктивностями. Такие
«активные катушки индуктивности» позволяют реализовать большую индуктивность в
небольшом легком недорогом корпусе, т.е. эту схему можно использовать в
качестве обычной катушки.

Основной недостаток – рабочая частота f_раб. не превышает несколько килогерц.

Идея работы гиратора – используя напряжение на
конденсаторе U_с,
заставить входное напряжение U_вх и
входной ток I_вх
вести себя подобно напряжению и току  в катушке индуктивности (см. рисунок 1.32).

Известно,
что при увеличении частоты индуктивное сопротивление  возрастает и растет напряжение на
катушке индуктивности. Повторитель напряжения выходное напряжение  в схеме гиратора
воспроизводит  на сопротивлении  — входе ОУ. При увеличении частоты w напряжение на конденсаторе С U_с уменьшается
вместе с = (1
/ w С).
Следовательно, входное

напряжение
U_R1, а
вместе с ним и U_вых
повторителя увеличиваются. Выходное напряжение повторителя U_вых  через
сопротивление R₂
подается обратно на вход и напряжение на входе растет с увеличение частоты,
т.е. ведет себя аналогично напряжению на катушке индуктивности. Сопротивление следует выбирать как
можно меньше. Оно выбирается обычно равным минимальному сопротивлению нагрузки 
данного операционного усилителя (около 1 кОма). Сопротивление  должно быть намного
больше, чем ,
но не больше, чем 200  и  операционного усилителя. При заданной
величине индуктивности L, используя соотношение можно найти C

Добротность
гиратора определяется по формуле .

2 Схемотехника цифровых устройств

2.1 Основные логические
операции и логические элементы

Логические функции ‑ функции, которые принимают
два значения:

F=0,
если сообщение ложное,

F=1,
если сообщение истинное.

Логические операции описывают связь между логическими
функциями.

Электрические схемы, реализующие элементарные
логические операции, называются логическими элементами (ЛЭ).

Существуют 3 простейшие логические операции НЕ,
ИЛИ, И:

а) операция НЕ — логическое отрицание,
инверсия.

 (F равно не А)

ЛЭ,
выполняющий операцию НЕ, называется инвертором (см. рисунок 2.1).

б) операция ИЛИ ‑ логическое сложение,
дизъюнкция.

F=АÚВ, либо F=А+В
(F есть А или В).

ЛЭ,
выполняющий операцию ИЛИ, называется сборкой или дизъюнктором (см.
рисунок2.2).

в) операция “И”- логическое умножение или
конъюнкция.

F=AB
(F есть А и В);

F=AÙB.

Логический элемент, выполняющий операцию И
называется схемой совпадения, или конъюнктором (см. рисунок 2.3).

Этот набор элементов И, НЕ, ИЛИ называется
основным базисом или основной функционально полной системой элементов. Т.е. с
помощью только этих элементов можно создать любую логическую схему.

Более широко в схемотехнике используются элементы
других базисов ‑ двухступенчатые ИЛИ-НЕ, И-НЕ:

а) стрелка Пирса, или отрицание дизъюнкции, или
операция ИЛИ-НЕ

А¯В = .

Условное обозначение приведено на рисунке 2.4.
Логический элемент называется элементом Пирса.

б) штрих Шеффера, или отрицание конъюнкции, или
операция И-НЕ

А½В = .

Условное обозначение приведено на рисунке 2.5.
Логический элемент называется элементом Шеффера.

С помощью только одного типа микросхем ИЛИ-НЕ,
либо И-НЕ можно построить любую логическую схему, т.е. каждая из них
является основным базисом.

Самым распространенным является элемент Шеффера И-НЕ.

Также широкое применение нашли многоступенчатые
логические элементы:

а) 2И-ИЛИ-НЕ, выполняющее операцию . Условное обозначение
приведено на рисунке 2.6;

б) исключающее ИЛИ, или сумма по модулю
два, или функция неравнозначности имеет вид

F = Это
означает, что F равно либо A, либо B.
Логический элемент исключающее ИЛИ иногда называют элементом типа «что-нибудь,
но не все». Символ  (псевдоплюс)
означает, что входы А и В связаны логической функцией исключающее
ИЛИ.

Из алгебры логики известно:

;    ; .

Т
а б л и ц а 2.1

А	В	АВ
0	0	0
0	1	1
1	0	1
1	1	0

Таблица истинности для элемента исключающее ИЛИ
приведена в таблице 2.1.

Из таблицы видно, что, если на какой-либо из входов
(но не на все) подана логическая единица, то на выходе также появляется
единица. Условное обозначение элемента неравнозначности приведено на рисунке 2.7,а.
Поскольку этот элемент выполняет операцию сложения по модулю 2, то его
обозначают так же, как на рисунке 2.7,б;

в) исключающее ИЛИ-НЕ,
или функция равнозначности имеет вид

.  Это
означает, что F равно инверсии либо A, либо B.

Таблица истинности для элемента исключающее ИЛИ-НЕ
приведена в таблице 2.2. Условное обозначение элемента приведено на рисунке 2.8.

Т
а б л и ц а 2.2

А	В
0	0	0
0	1	1
1	0	1
1	1	0

Алгебра логики является алгеброй состояний и
позволяет:

а) описывать работу электронного устройства в виде
логических функций;

б) от уравнений переходить к электронным схемам;

в) синтезировать оптимальные схемы.

Порядок выполнения операций: НЕ ‑ И – ИЛИ.

Операции деления и вычитания не используются, могут
использоваться скобки.

Кроме аксиом алгебры логики для преобразования функций
широко используются формулы де Моргана

;

.

2.2 Логические интегральные схемы

2.2.1Основные параметры логических интегральных микросхем

а)    
входное U¹_вх и выходное U¹_вых
напряжения логической единицы –
значение высокого уровня напряжения на входе и выходе микросхемы;

б)  входное U⁰_вх и
выходное U⁰_вых напряжение логического нуля – значение низкого уровня
напряжения на входе и выходе микросхемы;

в)   
входной I¹_вх и выходной I¹_вых токи логической единицы, входной I⁰_вх и выходной I⁰_вых токи
логического нуля;

г)  
логический перепад сигнала ;

д)   
пороговое напряжение U_{пор вх} – напряжение на
входе, при котором состояние микросхемы изменяется на противоположное;

е)входное
сопротивление логической  ИМС – отношение приращения входного
напряжения к приращению входного тока (различают R⁰_вх и R¹_вх), выходное сопротивление – отношение приращения
выходного напряжения к приращения выходного тока (различают R⁰_вых и R¹_вых);

ж)статическая
помехоустойчивость – максимально допустимое напряжение статической помехи по
высокому U¹_пом и низкому U⁰_пом
уровням входного напряжения, при котором еще не происходят изменения уровня
выходного напряжения микросхемы;

и) средняя потребляемая мощность P_{потр ср} = (P⁰_потр + Р¹_потр)/2
, где P⁰_потр и Р¹_потр –
мощности, потребляемые микросхемой в состоянии соответственно логического нуля
и единицы на выходе;

к)  коэффициент объединения по входу К_об,
показывающий, какое число аналогичных логических ИМС можно подключить к входу
данной схемы, и определяющий максимальное число входов логической ИМС;

л)  коэффициент разветвления  по выходу К_разв,
показывающий какое количество аналогичных нагрузочных микросхем можно
подключить к выходу данной ИМС, и характеризующий нагрузочную способность
логической ИМС.

Цифровые интегральные схемы предназначены
для обработки, преобразования и хранения
цифровой информации. Они выпускаются сериями. Внутри каждой серии имеются
объединенные по функциональному признаку группы устройств: логические элементы,
триггеры, регистры, счетчики,
дешифраторы, шифраторы, мультиплексоры, демультиплексоры и  т.д. Чем шире функциональный состав серии, тем большими возможностями может обладать цифровое
устройство, выполненное на базе
микросхем данной серии. Микросхемы, входящие в состав каждой серии,
имеют единое конструктивно-технологическое
исполнение, одинаковое напряжение питания и одинаковые уровни сигналов логического нуля и логической единицы. Все это делает микросхемы одной серии
совместимыми.

Основой каждой серии цифровых микросхем
является базовый логический элемент. Как правило, базовые логические элементы
выполняют операции И—НЕ, либо ИЛИ—НЕ и по принципу построения делятся на следующие основные
типы: элементы резистивно-транзисторной логики (РТЛ),
диодно-транзисторной логики (ДТЛ), транзисторно-транзисторной логики (ТТЛ),
эмиттерно-связанной логики (ЭСЛ), интегрально-инжекционной логики (ИИЛ),
базовые элементы которых выполнены на биполярных транзисторах. Микросхемы на
комплементарных МДП-структурах (КМДП) используют пары МДП-транзисторов
со структурой металл — диэлектрик – полупроводник с каналами р- и n-типов.

2.2.2
Схема ДТЛ –
диодно-транзисторной логики

Основная схема ДТЛ приведена на рисунке 2.16,а.
Здесь диоды VD₁, VD₂, VD₃ и
резистор R₁
представляют собой конъюнктор (И), элементы VT, R₂, R₃  ‑  инвертор (НЕ),
смещающие диоды VD_СМ1,
VD_СМ2 –
осуществляют связь между логическими элементами И и НЕ и смещают
(понижают) потенциал базы VT относительно напряжения U₁. Резистор R₂ служит для подачи смещения Е_СМ на VT
и гарантированного удерживания его в запертом состоянии при открытых входных
диодах и как дополнительная цепь обратного тока базы при запирании транзистора.

При высоком уровне напряжения на входе U_A = U_B = U_C = U¹, диоды VD₁…VD₃
заперты, повышается потенциал точки U₁, отпираются диоды смещения  VD_СМ1,
VD_СМ2,
течет ток базы VT, и транзистор входит в насыщение. Напряжение на
коллекторе U_F  падает до
нуля, т.е. F = 0.

Если хотя бы на одном из входов низкий уровень
напряжения  U_A или U_B или U_C равен
U⁰,
отпирается соответствующий диод, понижается потенциал  U₁, запираются диоды
смещения VD_CМ1,
VD_СМ2.
На базе транзистора  VT низкое напряжение, который запирается. U_ВЫХ = U_F = U¹, т.е. на выходе элемента появляется логическая
единица.

Если отбросить часть схемы (см. рисунок 2.16,а),
изображенную пунктиром, она превращается в инвертор. На рисунке 2.16,б
приведена ее передаточная характеристика U_F = f(U_A),

Если напряжение на входе А равно 0, то диод VD₁
смещен в прямом направлении и напряжение U₁ равно +0,6 В. Эта величина недостаточна для
открывания диодов VD_СМ1,
VD_СМ2 и
перехода база-эмиттер транзистора VТ. Поэтому ток I₁ течет через диод VD₁, источник сигнала U_A
и на землю. Транзистор VТ закрыт,
при этом U_F = +5 В. Если U_A
увеличивается, то U₁
также растет до тех пор, пока не достигнет 1,2 В. В этот момент VD_СМ1, VD_СМ2,
VТ
открываются и ток I₁ течет через транзистор VТ и переводит его в насыщение. Дальнейшее увеличение
напряжение U_A запирает диод VD₁. но не может повлиять на величину U₁ или состояние транзистора  VТ. Из графика видно, что интервалы напряжений,
соответствующие логическим состояниям 0 и 1, примерно равны 0
≤ U⁰
≤ 1,2 B,
1,5 ≤ U¹
≤ 5 В.

Практически U⁰ обычно меньше 0,4 В, а U¹ очень близко к 5 В,
что обеспечивает хороший шумовой запас по постоянному току.

Если на вход подано напряжение, соответствующее
логической 1, то диод VD₁
смещен в обратном направлении и, следовательно, потребляет минимальную мощность
с выхода предыдущей схемы. Однако, если на входе поддерживается напряжение
логического 0, то ток I₁
должен течь из входной клеммы элемента через насыщенный транзистор на землю.
Это соответствует одной единичной нагрузке. Если к одному выходу подсоединено n
входов, то насыщенный транзистор должен пропускать ток, в  n
раз больше чем I₁. Если n увеличивается, то будет
расти и напряжение U_А, что
эквивалентно увеличению напряжения выходного транзистора. Этот эффект приведен
на рисунке 2.16,б, где передаточная характеристика изображена для случая одной
выходной единичной нагрузки и для случая восьми единичных нагрузок (максимально
допустимое количество для базового элемента ДТЛ).

Если к схеме, в соответствии с рисунком 2.16,а,
добавить диоды VD₂, VD₃, то
напряжение U_F будет
соответствовать логической 1, если хотя бы один из входов будет в состоянии
логического нуля. Логический нуль на выходе можно получить только в том случае,
если на всех входах присутствует напряжение логической единицы, т.е. логическая
операция, выполняемая данной схемой, имеет вид: , что соответствует операции И-НЕ.
Добавлением дополнительных диодов для расширения объема входа число входов в
базовом элементе ДТЛ И-НЕ может быть доведено до 20.

Задержка передачи для типичного элемента ДТЛ
составляет 30 нс. Это сравнительно большая величина во многих случаях
оказывается вполне приемлемой.

2.2.3 Схемы ТТЛ ‑ транзисторно-транзисторной
логики

2.2.3.1 Схема ТТЛ ‑ транзисторно-транзисторной логики с простым
инвертором

Схема транзисторно-транзисторной логики
(см. рисунок 2.17) – результат развития ДТЛ.
Матрица диодов заменяется многоэмиттерным транзистором (МЭТ).

Это
интегральный прибор, объединяющий функции диодных логических схем и
транзисторного усилителя. МЭТ имеет
несколько эмиттеров, расположенных так, что прямое взаимодействие между ними
исключается.  МЭТ позволяет увеличить быстродействие, снизить
потребляемую мощность и усовершенствовать технологию изготовления микросхем.
Так как МЭТ был разработан лишь на этапе интегральной схемо-техники, то
аналогов ТТЛ на дискретных компонентах не было.

ТТЛ
относится к потенциальным элементам. При построении схем ЭВМ на их основе они
соединяются потенциальными связями, т.е. без конденсаторов  и трансформаторов.

Напряжение логической единицы U¹ = 2,4 В,
напряжение логического нуля U⁰ <
0,4 В.

Диоды VD₁…VD₃ в схеме
рисунка 2.16 заменены эмиттерными переходами МЭТ, а D_СМ1, D_СМ2 – коллекторными
переходами МЭТ. Тогда отпадает необходимость в Е_СМ  и R₂.

Базовый элемент ТТЛ так же, как и ДТЛ
выполняет логическую операцию И-НЕ. При низком уровне сигнала
(логический 0) хотя бы на одном из входов многоэмиттерного транзистора МЭТ
последний находится в состоянии насыщения, а VT₁ закрыт. На выходе схемы присутствует высокий уровень
напряжения (логическая единица). При высоком уровне сигнала на всех входах МЭТ
работает в активном инверсном режиме (эмиттерный переход смещен в обратном
направлении, а коллекторный – в прямом), VT₁ находится в состоянии насыщения. На выходе схемы
низкий уровень сигнала, т.е. ноль.

Описанный
здесь базовый элемент ТТЛ, несмотря на упрощенную технологию
изготовления, не нашел широкого применения из-за низкой помехоустойчивости,
малого быстродействия при работе на емкостную нагрузку и малой нагрузочной
способности.

Низкая нагрузочная способность или малый коэффициент
разветвления объясняется следующим образом. Через R₂, при запертом транзисторе VT₁, текут входные токи нагрузочных элементов, и, если их
много, увеличивается падение напряжения на коллекторной нагрузке R₂. Уменьшается 
напряжение на коллекторе VT₁,
т.е. значение верхнего логического уровня, нарушается работа схемы. Поэтому
используется ТТЛ со сложным инвертором.

2.2.3.2 Схема ТТЛ со сложным инвертором

Схема ТТЛ со сложным инвертором (см. рисунок 2.18) состоит из двух частей:

а) конъюнктора И, включающего многоэмиттерный
транзистор МЭТ и резистор R₁. Схема И может иметь от 2 до 8 входов
(увеличение количества входов расширяет логические возможности ТТЛ);

б) сложного инвертора НЕ, включающего в себя VT₁, VТ₂,
VТ₃, VD, R₂, R₃, R₄.

В свою очередь сложный инвертор можно рассматривать,
состоящим из фазорасщепля-ющего каскада и выходного усилителя.

Фазорасщепляющий или фазоинверсный каскад (состоит из VT₁, R₂, R₃) служит для
управления транзисторами VТ₂ и
VТ₃.
Транзистор VТ₁
увели-чивает порог переключения, повышает помехоустойчивость ТТЛ.

Выходной усилитель (VТ₂,
VТ₃, VD, R₄) представляет собой
эмиттерный повторитель.

Транзисторы VТ₁,
VТ₃
представляют составной транзистор или пару Дарлингтона. В статических режимах
работы схемы VT₃
повторяет состояние VT₁.
При запирании VT₁
база транзистора VT₃
через резистор R₃ подключается к корпусу, чем и обеспечивается закрытое
состояние VT₃.

Транзистор VТ₂ может работать в насыщении и в отсечке. Его состояние
 в статических режимах работы схемы всегда противоположно состоянию VT₃,
следовательно, VT₁. При насыщенном транзисторе VT₃
транзистор VT₂ закрыт и наоборот. Транзисторы VТ₂,
VТ₃
представляют собой не что иное, как двухтактный усилитель мощности.

Диод VD служит для надежного запирания VТ₂, когда открыт VТ₃. Повышая порог отпирания VT₂, он обеспечивает его закрытое состояние при
насыщенном транзисторе VT₃.
Действительно:

U_БЭ2 = U_КЭН1 + U_БЭ3 – U_КЭН3 – U_VD ≈ U
_БЭ3 — U_VD < U_пор2, так как типичны значения: U_БЭ = 0,7 В; U_КЭ=0,3 В; U_VD = 0,7 В; U_пор = 0,6 В.

U_БЭ2 = U_Б2 ‑ (U_D+U_КЭ3)
= U_КЭ1+U_БЭ3 – U_VD ‑ U_КЭ3
= 0,3 + 0,7 ‑ 0,7 ‑
0,3 = 0.

Если VD отсутствует
U_БЭ2 =
U_КЭ1 +
U_БЭ3
‑ U_КЭ3
= 0,7 В, при этом VТ₂
открыт.

U_БЭ2 = U_Б2 ‑ U_Э2 = (U_КЭ1+U_БЭ3н) ‑ (U_КЭ3н+U_D) = 0.

Если VT₁
насыщен, то через базу VT₃
протекает ток

I_Б3 = I_Э1 – I_R3 =
[(E_К ‑
U_КЭН1
– U_БЭ3)/a₂·R₂] – (U_БЭ3/R₃).

Для обеспечения режима насыщения VT₃ при
закрытых транзисторе VT₂ и диоде VD необходимо выполнить условие

I_Б3·В₃ ≥
I_КН
= n·I⁰_{ВХ
НАГР}

где В – коэффициент передачи тока в режиме
большого сигнала;

n
– количество нагрузочных ТТЛ-схем, подключенных к выходу рассматриваемой
схемы;

I⁰_{ВХ НАГР} – входной ток нагрузочной ТТЛ-схемы.

Отсюда можно определить нагрузочную способность данной
схемы, т.е. максимальное число нагрузочных схем, при котором транзистор VT₃ еще
работает в режиме насыщения:

n_МАКС = I_Б3·В₃ / I⁰_{ВХ НАГР}.

Резистор R₄ необходим для:

а) защиты VТ₂ и VD в
случае короткого замыкания на выходе;

б) ограничения коллекторного тока  VТ₂ при переключении схемы, из логического нуля в
логическую единицу. После запирания VT₁ транзистор VT₂ откроется раньше, чем закроется насыщенный транзистор
VT₃, так
как для выхода VT₃ из
режима насыщения потребуется некоторое время для рассасывания неосновных
носителей в базе. В результате, в течение некоторого промежутка времени, оба
транзистора VT₂ и VT₃
открыты, и по цепи, состоящей из элементов Е_к, VT₂, VD и VT₃,
протекает ток, потребляемый от источника питания Е_к, и
возникает импульс помехи по шине питания. Для ограничения амплитуды помехи
ставится резистор R₄,
равный примерно нескольким десяткам омов.

Схема ТТЛ работает следующим образом. Если хотя бы на
одном из входов низкий уровень напряжения U⁰_ВХ
эмиттерный переход МЭТ отпирается и течет ток: от +Е_К,
через R_1,
переход база-эмиттер на землю.
Коллекторный переход МЭТ смещен в обратном направлении (МЭТ в
активном режиме). Ток базы I_Б1 = 0, следовательно, транзистор VT₁
запирается. На коллекторе VT₁
высокий уровень напряжения U_К1
= Е_К. На эмиттере VT₁ напряжение U_Э1 = 0.

Транзистор VТ₂ отпирается током через резистор R₂. Так как U_Б3 = U_Э1 = 0, то
транзистор VT₃
заперт и U_ВЫХ= U¹_ВЫХ.

Если же на всех входах ТТЛ высокий уровень U¹, эмиттерные переходы МЭТ
запираются, потенциал базы увеличивается, коллекторный переход МЭТ смещается
в прямом направлении. МЭТ работает в активно-инверсном режиме.

Транзисторы VТ₁ и VТ₃ открыты и насыщены. Транзистор VТ₂ и диод VD заперты. На выходе ТТЛ низкий уровень U_ВЫХ = U⁰ = 0. Следовательно, ТТЛ выполняет операцию И-НЕ,
т.е. является элементом Шеффера.

Быстродействие схем ТТЛ определяется в основном
переходными процессами при переключении транзисторов, а также зарядом
паразитной суммарной емкости С_Н нагрузочных ТТЛ-схем.
В схеме ТТЛ с простым инвертором (см. рисунок2.17) заряд емкости С_Н
происходит с большой постоянной времени через коллекторный резистор R₂, что ухудшает
быстродействие схемы.

В схеме ТТЛ со сложным инвертором постоянная
заряда нагрузочной емкости существенно уменьшается, так как емкость С_Н
заряжается через выходное сопротивление транзистора VT₃ (R_{вых 3} << R₂), в схеме
эмиттерного повторителя. За счет этого повышается быстродействие.

2.2.3.3
Разновидности схем ТТЛ

 Также
широко используются на практике разновидности схем ТТЛ:

а)
схема ТТЛ с тремя состояниями выхода

Схемы базовых ТТЛ нельзя объединять по выходам
из-за потребления большого тока от источника питания, а также, так как
логически неопределен уровень выходного сигнала.

Но иногда (например, при разработке двунаправленных
информационных шин) необходимо объединять выходы. Для этого служат ТТЛ с
третьим (высокоимпедансным) состоянием выхода.

В базовую схему ТТЛ (см. рисунок 2.18)
дополнительно включены резистор R₅ и транзистор VТ₄ (см. рисунок 2.22). При подаче на вход Z
низкого уровня напряжения U_Z
= U⁰_ВХ, VТ₄
заперт и не влияет на работу ТТЛ. На выходе схемы в зависимости от
входных сигналов будет 1 или 0.

При подаче на вход VТ₄ высокого уровня U_Z = U¹_ВХ  транзистор VТ₄ входит в насыщение. U_К4 = 0. Это
обеспечивает запирание VТ₂ и VТ₃. ТТЛ полностью отключается от нагрузки, т.е.
не потребляет и не отдает ток. Это состояние не зависит от входных сигналов U_А и U_В. Эти
схемы можно объединять по выходам на одну общую нагрузку, и в любой момент
времени нагрузка должна обслуживаться любым элементом, и остальные элементы
должны находиться в третьем состоянии;

б)
схема ТТЛ с транзисторами Шоттки

Повысить быстродействие ТТЛ-схем можно,
применив в схеме базового элемента вместо обычных транзисторов транзисторы
Шоттки, работающие в активном режиме. Тем самым сокращается время переключения
транзисторов схемы за счет исключения времени рассасывания носителей заряда в
базе транзистора при их запирании. Логические микросхемы ТТЛ, выполненные
на базе транзисторов Шоттки, называются микросхемами ТТЛШ;

в) схема ТТЛ с открытым коллектором

Схема ТТЛ с открытым коллектором предназначена
для согласования логических схем с внешними исполнительными и индикаторными
устройствами, например, светодиодными инди-каторами, лампочками накаливания,
обмотками реле и т.д. Ее отличие от ранее рассмотренной заключается в выпол-нении
выходного уси-лителя мощности по однотактной схеме без собственного нагрузоч-ного
резистора.

    
Принципиальная элек-трическая схема такого элемента приведена на рисунке 2.23.
В данном элементе также отсутствует цепь нелинейной коррекции. Это связано с
тем, что элемент ставится на выходе логического устройства и к нему в меньшей
степени предъяв-ляются требования кванто-вания сигнала. Обычно выходной
транзистор VT₂
схемы выполняется с большими допустимыми значениями коллекторного тока и
напряжением, чем обычный элемент.

Для защиты МЭТ от опасных отрицательных входных
перепадов напряжения в ТТЛ между эмиттерами и землей включаются
дополнительные диоды (на рисунке 2.23 VD₁ и VD₂).

2.2.4 Схемы ЭСЛ ‑
эмиттерно-связанной логики

2.2.4.1 Особенности схем ЭСЛ

Цифровые микросхемы
эмиттерно-связанной логики имеют более
высокое быстродействие, чем схемы ТТЛ (даже ценой большей рассеиваемой
мощности), достигшее в настоящее время
субнаносекундного диапазона, так как:

а) исключается насыщение транзисторов (время
рассасывания избыточных носителей заряда t
_рас = 0);

б) в схеме применяются эмиттерные повторители (ЭП),
ускоряющие процесс заряда емкости нагрузки, так как выходное сопротивление
эмиттерного повторителя R_вых
мало, ток выходной большой;

в) меньше логический перепад .

Наличие парафазного выхода дает возможность снимать
прямые и инверсные значения, что позволяет уменьшить число используемых
микросхем.

В отличие от простых схем ТТЛ, можно объединять
выходы нескольких элементов ЭСЛ для расширения логических возможностей.

2.2.4.2 Переключатель тока

Особенность ЭСЛ
заключается в том, что схема логического элемента строится на основе интегрального дифференциального усилителя (ДУ)
в ключевом режиме (токовый ключ), выполненный на двух транзисторах (см.
рисунок 2.24), которые могут
переключать ток и при этом никогда не входят в режим насыщения. Дифференциальным
усилителем называют усилитель, предназначенный
для усиления разности двух входных
сигналов. При этом полученное выходное напряжение не должно зависеть от
абсолютного значения входных сигналов, а также от температуры окружающей среды
и других факторов

где К_у — коэффициент усиления
усилителя.

На базу одного из транзисторов, например, VT_оп,
подано некоторое постоянное опорное напряжение U_оп. . Изменение напряжения,
подаваемого на вход U_ВХ ниже
или выше U_оп приводит к перераспределению постоянного тока
эмиттера I_э, заданного токостабилизирующим резистором R_э, между
транзис-торами VT₁ и VT_оп.

При этом транзисторы не входят в режим насыщения, и,
следовательно, в ключе принципиально отсутствует интервал времени рассасывания
их неосновных носителей.

Существенный недоста-ток данной
схемы — выходное
сопротивление выходов ве-лико, что не позволяет обеспечить высокое быстро-действие схемы.
Для снижения выходного сопротивления к коллекторным выходам подключают
эмиттерные повторители. Для получения нескольких логических входов
используют один пороговый транзистор и несколько параллельно включенных входных
транзисторов.

2.2.4.3 Принцип действия базовой схемы ЭСЛ

Функционально схема ЭСЛ состоит из трех узлов (см.
рисунок 2.25):

а) токового переключателя на транзисторах VT₁ ¸ VT₄ и
резисторах         R₁¸R₃. Содержит две ветви: входную ‑ на транзисторах VТ₁
¸ VТ₃
(максимально может быть до 9 входов) и резисторе R₁ и опорную на VТ₄ и резисторе R₂. Транзисторы работают в ключевом режиме, а именно:
открыт – активный режим, не входит в насыщенный, и заперт. Ветви имеют общее
сопротивление R₃.
Источник питания E_n и резистор R₃
образуют генератор тока, причем  R₃ >> R₁, R₂. Это дает постоянство
эмиттерного тока;

б) источника опорного напряжения, включающего
параметрический стабилизатор на элементах R₅, VD₁, VD₂, R₆ и эмиттерный повторитель на VT₅  и R ₄. VD₁, VD₂ –
обеспечивают температурную компенсацию U_оп;

в) выходных эмиттерных повторителей на транзисторах VT₆ и VT₇.
Цепь нагрузок транзисторов VT₆ и VT₇
вынесена из ИС ЭСЛ, что способствует снижению рассеиваемой в ней
мощности и расширению функциональных возможностей. Эмиттерные повторители на VT₆ и VT₇
также являются сдвигателями уровней, повторяют U_вх, но сдвигают его на 0,7 В для обеспечения
входа и выхода низкого  и
высокого  уровней.

Таким образом, эмиттерные повторители на VT₆ и VT₇
обеспечивают:

1)  
 формирование выходных сигналов;

2)  
 развязку между переключателями 
тока и нагрузкой;

3)  
 высокую нагрузочную способность;

4)  
 быстрый перезаряд емкости
нагрузки  за счет малого выходного сопротивления.

В схеме общей шиной является шина +Е_п,
в результате чего потенциалы точек схемы отрицательны относительно общей шины.
Однако в схеме ЭСЛ так же, как и в схемах ТТЛ, реализован принцип
положительной логики, при которой большему выходному напряжению соответствует
сигнал логической единицы, а меньшему – сигнал логического нуля.

Быстродействие токового переключателя высокое, так как
транзисторы не входят в насыщение и, кроме того, мал логический перепад
напряжений между значениями логического нуля и логической единицы. Это
обеспечивается выбором малых значений сопротивлений резисторов R₁ и R₂ схемы,
что крайне полезно с точки зрения уменьшения постоянной времени перезаряда
выходной емкости транзистора.

Нетрудно заметить, что рассмотренная схема реализует
по выходу y₁
операцию ИЛИ-НЕ, а по выходу у₂ – операцию ИЛИ

;  .

Резисторы R_Б, включенные между базами транзисторов VТ₁
¸ VТ₃
и – E_n, обеспечивают запертое состояние этих транзисторов при отсутствии
входного сигнала. Это позволяет не беспокоиться о подключении неиспользуемых
входов ИС к выводам источника питания.

Условное обозначение ЭСЛ имеет вид

2.2.5 Логические элементы на
полевых транзисторах

2.2.5.1 Логические элементы на МДП

Рассмотрим логические элементы НЕ, ИЛИ-НЕ, И-НЕ.

 а) схема инвертора на МДП приведена на рисунке
2.26.

 Транзистор VT₁ работает в ключевом режиме, VT₂ –
всегда в активном. VT₂
является нелинейной нагрузкой.

При запертом VT₁ транзистор VT₂ ‑ в активном режиме, ближе к насыщению, при
насыщенном VT₁
транзистор VT₂ – в активном, ближе к отсечке.

При подаче на вход х низкого уровня напряжения VT₁
запирается, VT₂
близок к насыщению, на выходе ключа высокий уровень напряжения. При подаче на
вход х высокого уровня напряжения VT₁ отпирается, VT₂ близок к отсечке, на выходе ключа низкий уровень
напряжения. Выполняется операция ;

б) в двухвходовой схеме ИЛИ-НЕ (см. рисунок 2.27)
входные транзисторы VT₁ и VT₂
соединены параллельно. Если хотя бы на один из входов подан высокий уровень
напряжения, соответствующий транзистор отпирается, и на выходе схемы будет
низкий уровень. И только при подаче на все входы схемы низкого уровня
транзисторы VT₁ и VT₂
запрутся, и на выходе появится высокий уровень. Выполняется операция ;

в) в двухвходовой схеме И-НЕ (см. рисунок 2.28)
входные транзисторы VT₁ и VT₂
соединены последовательно. Если хотя бы на один из входов подан низкий уровень
напряжения, соответствующий транзистор запирается, ток через входные
транзисторы не течет, и на выходе схемы будет высокий уровень. И только при
подаче на все входы схемы высокого уровня транзисторы VT₁ и VT₂
откроются, течет ток, и на выходе будет низкий уровень. Выполняется операция .

2.2.5.2 Логические элементы на КМДП

Основу микросхем КМДП составляет ключевой каскад на
двух соединенных
стоками МДП-транзисторах VT₁ и VT₂ (см. рисунок 2.29) с различными типами проводимости. Транзистор VT₁ имеет канал с проводимостью n-типа; VT₂ – канал с проводимостью р-типа. На соединенные вместе затворы подается
входной сигнал x. Для КМДП принято, чтобы единица отображалась
высоким уровнем, а ноль –  низким.

Напряжение питания Е
положительной полярности может составлять от 3 до 15 В. Напряжение низкого уровня для микросхем КМДП
равно 0,001 В, а
напряжение высокого уровня практически равно напряжению питания.

При подаче на вход
напряжения высокого уровня транзистор VT₁ открывается, а транзистор VT₂ закрывается. На
выходе устанавливается
напряжение низкого уровня. При подаче на вход напряжения низкого уровня транзистор VT₁ закрыт, а транзистор VT₂ открыт. Напряжение источника питания
через открытый транзистор VT₂ подается на выход каскада — это напряжение высокого уровня. Таким
образом, данный ключевой
каскад реализует логическую функцию НЕ.

Следует
отметить одну важную особенность КМДП-ключа и интегральных микросхем на его основе — в статическом
режиме потребляемая от источника питания
мощность меньше на несколько порядков
по сравнению с мощностью самых маломощных
логических элементов ТТЛ и ТТЛШ. Это объясняется тем, что
в статическом режиме один из транзисторов закрыт и, следовательно, ток через
ключ не проходит.

Схема логического
элемента ИЛИ-НЕ на основе КМДП-ключа приведена на рисунке 2.30. Если на оба
входа поданы сигналы низкого уровня, то
транзисторы VT₃
и VT₄ будут
открыты, так как имеют канал с проводимостью
р-типа, а транзисторы VT₁ и VT₂ — закрыты, так как имеют канал с проводимостью n-типа. Таким образом, на выходе
установится напряжение высокого уровня (логическая
единица). При подаче напряжения высокого уровня хотя бы на один из входов соответствующий транзистор VT₃ или VT₄ закроется, т.е. ток через них не
течет, а транзистор VT₁ или VT₂ соответственно
откроется. На выходе установится напряжение низкого уровня (логический ноль). Видно, что данная схема реализует логическую функцию ИЛИ—НЕ.

Устройство базового элемента И—НЕ как бы обратно устройству элемента ИЛИ—НЕ: параллельно соединены транзисторы с каналами р-типа, а последовательно — с каналами п-типа (см. рисунок 2.31). Работа данной схемы абсолютно идентична
работе элемента ИЛИ—НЕ с тем исключением,
что напряжение низкого уровня на
выходе устанавливается только при
одновременной подаче на оба входа элемента напряжения высокого уровня, а
во всех остальных случаях на выходе будет присутствовать
напряжение высокого уровня. Действительно, при одновременной подаче на входы x₁ и x₂ напряжения высокого уровня транзисторы VT₁ и VT₂ открываются, а транзисторы VT₃
и VT₄ закрываются.
На выходе устанавливается напряжение низкого
уровня (логический ноль). При подаче хотя бы на один из входов напряжения низкого уровня один из
параллельно включенных транзисторов VT₃ или VT₄ открывается, а соответст­вующий ему комплементарный транзистор (VT₁
или VT₂) закрывается. На выход в этом случае через
соответствующий открытый транзистор передается напряжение источника питания. На
выходе устанавливается напряжение высокого уровня (логическая единица).

2.3 Комбинационные логические схемы

 2.3.1  Синтез комбинационной
логической схемы

Для решения данной задачи необходимо:

а)  
по заданной таблице истинности
написать логическое выражение в дизъюнктивной нормальной форме (ДНФ);

б)  произвести минимизацию логического выражения,
используя карты Карно;

в)   привести выражение к одному из  базисов;

г)  
 составить электрическую схему на
логических элементах;

д)   построить временные диаграммы сигналов на входах и на
выходе схемы.

Например, произвести синтез схемы, заданной таблицей
истинности 2.1

    Т а б л и ц а 2.1

X1	X2	X3	Y
0	0	0	1
0	0	1	0
0	1	0	1
0	1	1	1
1	0	0	1
1	0	1	0
1	1	0	0
1	1	1	1

а) по заданной таблице истинности логическое выражение
в ДНФ  имеет вид

.

б) минимизацию осуществить с помощью карт Карно (см. рисунок.2.32).

Заполнить единицами клетки, соответствующие минтермам.
Определить контура с соседними клетками.

 Правила
определения контуров следующие:

1)
число клеток в контуре должно быть равно 2ⁿ;

2)
контура должны быть прямоугольные;

3)
в контур могут входить только соседние клетки, т.е. клетки отличающиеся друг от
друга только на одну переменную;

4)
все клетки в контуре должны быть с 1;

5)
площадь контура должна быть максимальной;

6)
число контуров должно быть минимальным;

7)
контура могут пересекаться, т.е. 1 может принадлежать одновременно разным
контурам.

Затем
осуществить склеивание соседних клеток. Считать минимизированную функцию. Она
имеет вид

                  .                               
                 (2.1)

Как видно из (2.1) каждый минтерм состоит теперь из
двух сомножителей.

Преобразуем (2.1) по теореме де Моргана к базису И-НЕ

                     ^(2.2)

Принципиальная схема, построенная по (2.2),
представлена на рисунке 2.33.

Временные
диаграммы сигналов для схемы рисунка 2.33 приведены на рисунке 2.34.

Рисунок 2.34

2.3.2 Дешифратор

2.3.2.1 Общие сведения.

Дешифратор – это многовыходная комбинационная
логическая схема (КЛС), в которой каждой комбинации переменных на входе
соответствует единичный сигнал только на одном из выходов.

Двоичные дешифраторы преобразуют двоичный код в код «1
из k».

В ЭВМ используется дешифратор для дешифрации номера
такта, адреса запоминающей ячейки, для коммутации каналов.

Имеет n входов и k выходов.

Входы дешифратора обозначаются двоичными весами
разряда 1,2,4,8…,
выходы – номерами наборов, вызывающих их возбуждение – . На рисунке 2.35 приведено
условное обозначение трехразрядного двоичного дешифратора.  В дешифраторе
иногда выполняется операция стробирования, разрешающая выработку выходных
сигналов  с определенным интервалом времени. Например, введением дополнительных
входов (на рисунке 2.35 вход С)  параллельно информационным входам в каждом
логическом элементе (ЛЭ) дешифратора или блокированием всех ЛЭ через одну из
входных цепей.

Дешифратор называется полным, если k =2ⁿ
, т.е. реализует все минтермы ( для
каждой комбинации на входе есть выходная шина).

Неполный дешифратор – k<2ⁿ , если часть входных наборов не используются.

         В общем случае схема дешифратора  может быть
описана системой собственных функций.

 

где  — двоичные переменные на входе.

Дешифратор можно строить на  различных элементных
базисах.

Например, на «И» на вход подается прямой и
инверсный входной сигнал.

Используются три основных способа построения
дешифраторов:

а) линейный или матричный;

б) пирамидальный – или древовидный;

в) прямоугольный или ступенчатый.

2.3.2.2 Синтез матричного дешифратора

Матричный дешифратор – это простое объединение k
раздельно

реализованных [n,1] полюсников, выходная
функция которых равна какому-либо минтерму.

Допустим необходимо синтезировать дешифратор n=3
(трехразрядный), имеющего k =2³ =8 выходов.

В таблице 2.2 приведена таблица истинности:

Т а б л и ц а 2.2

№	Х3	Х2	Х1	F0	F1	F2	F3	F4	F5	F6	F7
0	0	0	0	1	0	0	0	0	0	0	0
1	0	0	1	0	1	0	0	0	0	0	0
2	0	1	0	0	0	1	0	0	0	0	0
3	0	1	1	0	0	0	1	0	0	0	0
4	1	0	0	0	0	0	0	1	0	0	0
5	1	0	1	0	0	0	0	0	1	0	0
6	1	1	0	0	0	0	0	0	0	1	0
7	1	1	1	0	0	0	0	0	0	0	1

Собственные функции имеют вид:

F₀ = ;       F₄ = ;

F₁ = ;       F₅ = ;

F₂ = ;       F₆ = ;

F₃ = ;        F₇ = .

Реализация дешифратора на логических элементах И представлена
на рисунке 2.36.

Дешифрация осуществляется только при подаче сигнала
строба С.

Достоинства:

          − простота построения;

          − высокое быстродействие.

Матричные дешифраторы целесообразно применять при
использовании ИС от 4 до 8 разрядов.

2.3.2.3 Схема наращивания разрядности дешифратора

На малоразрядных дешифраторах можно строить дешифратор
большей разрядности, что экономит аппаратурные затраты. По пирамидальной
структуре входной код делится на группы с разрядностью, равной числу входов
малоразрядных дешифраторов.

Например, дешифратор для 6-разрядного слова на
трехразрядных стробируемых дешифраторах состоит из 9 одинаковых ИМС (см.
рисунок 2.37).

Общее стробирование  осуществляется по входному
сигналу С первого ДС-1.

         При С=0 на всех выходах ДС-1
будут «0» и поэтому «0» на всех выходах дешифратора 2-го яруса.

         На входы ДС-1 подаются три старших
разряда входного кода,  на ДС-2…9 младшие разряды.

При С=1 на соответствующем выходе ДС-1  появляется «1»
и отпирает соответствует дешифратор – 2-го яруса по его входному «С».
Этот дешифратор 2-го яруса  расшифровывает 3 младших разряда.

         Например, входное число 111010 – 58 в
двоичном коде. Разбиваем это число на две группы с тремя разрядами 111 и 010.
На выходе ДС-1 по коду 111 имеем «1» на 7-ом выходе, она отпирает ДС-9.
На его входе 010, т.е. «1» на 2-ом выходе, что соответствует 58.

2.3.3 Шифратор

         Шифратор (СД)  выполняет
функцию, обратную функции дешифратора.

Двоичный шифратор – КЛС, преобразует код «1 из N» в
двоичный. При наличии «1» на одном из входов, появляется n-элементная
комбинация на выходе, соответствующая номеру возбужденного входа.

         Шифратор применяется для ввода данных с
клавиатуры, для преобразования в двоичный код номера нажатой кнопки и т.д.
Полный двоичный шифратор имеет N_вх =2ⁿ –
входов, где n— число выходов, неполный N_вх<2ⁿ.

Например, построим неполный шифратор «10-4». В таблице
2.3 приведена таблица истинности работы шифратора.

Т а б л и ц а 2.3

№вх.	Выходы
Fi	x4	x3	x2	x1
F0	0	0	0	0
F1	0	0	0	1
F2	0	0	1	0
F3	0	0	1	1
F4	0	1	0	0
F5	0	1	0	1
F6	0	1	1	0
F7	0	1	1	1
F8	1	0	0	0
F9	1	0	0	1

По таблице 2.3 составим собственные функции:

x₁=F₁+F₃+F₅+F₇+F₉

x₂=F₂+F₃+F₆+F₇

x₃=F₄+F₅+F₆+F₇

x₄=F₈+F₉

На элементах «ИЛИ»схема приведена на рисунке 2.38.

Собственные функции на И-НЕ (преобразованные по
теореме Де Моргана) имеют вид:

x₁=;         ;

;           .

Схема на элементах И-НЕ представлена на рисунке
2.39.

 

Условное обозначение шифратора приведено на рисунке 2.40.

 

2.3.4 Мультиплексор

         Мультиплексор – многовходовая КЛС с одним выходом, подключает единственную общую
выходную шину к одному из входов в зависимости от управляющего сигнала,
заданного двоичным кодом (см. рисунок 2.41).

Мультиплексор применяется для преобразования
параллельного кода в последовательный, сравнения кодов и т.д.

В сериях микросхем используются мультиплексоры:

а) 4 в 1 (n=4  k=2 );

б) 8 в 1 (n=8  k=3);

в) 16 в 1 (n=16 k=4).

Построим мультиплексор 4 в 1.

Для n=4, k=2  (n=2^k)
собственная функция имеет вид:

.

Таблица истинности представлена в таблице 2.4:

Т
а б л и ц а 2.4

V2	V1	F
0	0	x1
0	1	x2
1	0	x3
1	1	x4

Схема мультиплексора на И-ИЛИ приведена на
рисунке 2.42. На рисунке 2.43 приведено условное обозначение мультиплексора.

2.3.5 Демультиплексор

Демультиплексор выполняет функцию, обратную функции
мультиплексора, т.е. это КЛС, имеющая один информационный вход F, k управляющих
входов V_k…V₁ и n информацонных выходов (х₁…х_n).
Обычно n=2^k.

Демультиплексор
используется для распределения данных одного канала между несколькими
приемниками.

Например, построим демультиплексор для n = 4;  k
= 2.

Таблица истинности для демультиплексора
(n=4; k=2) приведена в таблице 2.5.

Т
а б л и ц а 2.5

V2	V1	x1	x2	x3	x4
0	0	F	0	0	0
0	1	0	F	0	0
1	0	0	0	F	0
1	1	0	0	0	F

Логические уравнения имеют вид:

  

Схема демультиплексора
«из 1 в 4» приведена на рисунке 2.44.

На рисунке 2.45 приведено условное обозначение
демультиплексора.

2.4 Последовательностные
логические схемы

2.4.1 Триггеры

2.4.1.1 Структурная схема триггера.

Самое простое последовательностное устройство –
триггер имеет 2 устойчивых состояния равновесия – «1» и «0». Без внешних
воздействий он сколь угодно долго находится в устойчивом состоянии, то есть это
запоминающий элемент для временного хранения информации. Имеет два выхода:
прямой Q и инверсный .
Состояние триггера определяется значением потенциала на прямом выходе.

При Q = 1 единичное состояние, = 0.

При Q = 0 нулевое состояние, = 1.

Обобщенная структурная схема приведена на рисунке 2.46,
где

S, R –
установочные входы;

X₁,…,X_n – информационные входы;

C₁,…,C_m – входы синхронизации;

V₁,…,V_k – управляющие входы (разрешения);

S*, R* –
установочные входы запоминающей ячейки (ЗЯ).

Схема имеет обратную связь с выходов Q и  и с выходов схемы
управления (СУ) на входы СУ.

2.4.1.2 Классификация триггеров.

а) В зависимости от логической структуры или по
функциональному признаку различают (см. рисунок 2.47):

1) RS-триггер  с раздельной установкой 0 и 1(set –
установка 1, reset – установка 0). Наборы 11 запрещены.

2) D-триггер – с приемом информации по 1 входу. Его
состояние повторяет входной сигнал с задержкой, определяемой тактовым сигналом
(delay – задержка).

3) Т-триггер – со счетным входом, переброс триггера в
противоположное состояние происходит  с каждым очередным сигналом (toggle –
защелка).

4) DV-, TV-триггеры имеют дополнительный вход V (valve
– клапан, вентиль). При V = 1, DV-триггер работает как D, ТV-триггер как
T-триггер и при V = 0 состояние триггера сохраняется.

5) JK-триггер – универсальный триггер с раздельной
установкой «0» и «1». Наборы 11 не запрещены. При 11 работает как Т-триггер
относительно тактового входа. При раздельном использовании J – установка «1», K
– сброс «1» или установка «0».

6) комбинированный триггер совмещает несколько режимов
(RS-T, JK-RS, D-RS и др.)

7) триггер со сложной логикой – например, JK-триггер с
группой входов J и K, соединённых операцией &: J = J₁J₂…J_n,
K = K₁K₂…K_n.
Здесь n – число входов в каждой группе.

Рисунок 2.47

б) классификация триггеров по способу записи
информации приведена на рисунке 2.48.

Рисунок 2.48

По способу записи информации триггеры делятся на
асинхронные и тактируемые. Состояние асинхронного триггера меняется
непосредственно при подаче сигналов на вход. При этом возникают два
отрицательных следствия:

а) не используется информация о предшествующем
состоянии;

б) при работе триггера в сложных устройствах может
появиться эффект «гонок» или «состязания сигналов» из-за разного быстродействия
ЛЭ (более быстродействующие срабатывают быстрей).

Синхронное, то есть одновременное переключение
элементов увеличивает надежность его работы.

Тактируемые (синхронизируемые) триггеры имеют
дополнительный тактирующий вход С (Clock). Сигнал С разрешает схеме управления
запись информации в триггер, но состояние триггера меняется в момент окончания
тактового импульса (переход синхросигнала от «1» к «0»).

Тактируемые триггеры делятся:

а) по количеству тактовых входов – на однотактные и 
многотактные;

б) по способу синхронизации  на:

1) синхронные со статическим управлением записью (т.
е. уровнем). При одном уровне триггер работает в определенном режиме, при другом
– переходит в иной режим;

2) синхронные с  динамическим управлением записью (во
время нарастания – прямой динамический вход, или спада импульса – инверсный
динамический вход) или управляемый фронтами.

Триггеры со статическим управлением записью делятся по
количеству ступеней на одноступенчатые и двухступенчатые – MS-триггеры.

2.4.1.3 Асинхронный RS-триггер

а) таблица переходов

Простейший RS-триггер с двумя устойчивыми состояниями
работает в соответствии с таблицей переходов (см. таблицу 2.6).

Т а б л и ц а 2.6                                        

N	Rn	Sn	Qn	Qn+1
0	0	0	0	0
1	0	0	1	1
2	0	1	0	1
3	0	1	1	1
4	1	0	0	0
5	1	0	1	0
6	1	1	0	Х
7	1	1	1	Х

       Q_n – состояние триггера в момент t_n
(до прихода управляющих сигналов R_n
и S_n
;

       Q_n+1 –
состояние, в которое триггер переходит в момент t_n+1.

Из строчек 0,1 таблицы 2.6 следует, что при S_n=0, R_n=0,  Q_n+1= Q_n, то есть состояние  триггера сохраняется.

Из строчек 2,3 следует, что при S_n=1 R_n=0
независимо от Q_n –
предшествующего состояния новое — Q_n+1=1.

Из строчек 4,5 следует при R_n=1
(сброс) и S_n=0 независимо от Q_n  –предшествующего состояния новое — Q_n+1=0.

Из строчек 6,7  следует, что R_n=1, S_n=1
является запрещенным набором, т.к нельзя одновременно S=1 установить “1”, R=1 установить “0”. Состояние Q_n+1
является неопределенным (на выходе
может быть или «0» или «1».

б) переключательная функция

Запишем характеристическое уравнение Q_n+1=f(R_n, S_n, Q_n) по таблице
2.6, представив его в дизъюнктивной нормальной форме

R_nS_n=X –
запрещенная комбинация

Карта Карно для минтернов (константы 1) представлена
на рисунке 2.49. Доопределим неопределенное значение наборов единицами. Тогда –
образуются два контура и характеристическое уравнение имеет вид (2.3)

                                                                                         (2.3)

Карта Карно для макстермов (константы 0) приведена на
рисунке 2.50. Неопределенность ХХ доопределим нулями. Характеристическое
уравнение имеет вид (2.4).

                                                                                              (2.4)

Представим триггеры в одноэлементном базисе в ИЛИ-НЕ и
И-НЕ:

из (2.3) следует ;                    
(2.5)

из
(2.4)                ;      
                                (2.6)

из
(2.3)                ;          
                                 (2.7)

из
(2.4)                                                            (2.8)

в) реализация триггеров

Асинхронные триггеры с прямыми входами, описанные в (2.5)
и (2.6), реализуются в базисе ИЛИ-НЕ. Логическая структура представлена
на рисунке 2.51, условное обозначение — на рисунке 2.52.                

 

                  Рисунок 2.51                                  Рисунок
2.52

В таблице 2.7 приведена минимизированная таблица
переходов.  S=1, R=1 – запрещенные наборы. Имеет два входа S – установка 1, R –
установка 0.

Т
а б л и ц а 2.7

Rn	Sn	Qn+1
0	0	Qn
0	1	1
1	0	0
1	1	X

Асинхронные триггеры с инверсными входами, описанные в
(2.7) и (2.8), реализуются в базисе И-НЕ. Логическая структура  
представлена на рисунке 2.53, условное обозначение — на рисунке 2.54.                

Рисунок 2.53                       Рисунок 2.54

В таблице 2.8 приведена минимизированная таблица
переходов.  –
запрещенные наборы.

Т
а б л и ц а 2.8  

		Qn+1
1	1	Qn
0	1	0
1	0	1
0	0	X

г) триггер —  как запоминающая ячейка.

RS-триггер сохраняет одно из устойчивых состояний
независимо от многократного изменения информационного сигнала на одном входе
при нулевом значении информационного сигнала на другом входе.

Из таблицы 2.8  строчек 0,1 следует, что при
R=S=0      Q_n+1=Q_n, состояние триггера сохраняется;

Из строчек 2, 3 следует, что при R=0; S=1;   Q_n+1=1
при любом предшествующем состоянии триггера;

Из строчек  4, 5 следует, что при
R=1 S=0 Q_n+1=0 при любом предшествующем состоянии триггера;

Это свойство блокировки делает асинхронный триггер
запоминающей ячейкой.

д) граф асинхронного RS-триггера

Закон работы асинхронного RS-триггера можно изобразить
в виде графа.

 Рисунок 2.55

Вершины графа изображены кружками — внутреннее
состояние триггера, дуги – направленные ребра – изображаются линиями,
начинающиеся у какой-либо вершины и заканчивающиеся у той же (петли) или у
другой вершины. Дуги и петли характеризуют переходы под воздействием входных
сигналов. Отсутствуют 11 – запрещенные наборы. Например, требуется определить
комбинации входных сигналов, при которых триггер из 1 переключается в 1. Рядом
с петлей 00, 01. Это значит R=0 S=0 или 1

2.4.1.4 Тактируемый RS-триггер

На рисунке 2.56 приведена схема тактируемого RS-триггера
на логических элементах И-НЕ. На каждом входе запоминающей ячейки есть
дополнительная схема совпадения (И-НЕ). Первые входы их объединены, на
них подаются синхроимпульсы, на вторые входы – информационные сигналы. При С=0
– состояние триггера не меняется. На рисунке 2.57 и таблице 2.9 приведены
условное обозначение триггера и минимизированная таблица переходов
соответственно.

                     

             
      Рисунок 2.56                        Рисунок 2.57

Т а
б л и ц а 2.9

Сn	Sn	Rn	Qn+1
0	0	0	Qn
1	0	0	Qn
1	0	1	0
1	1	0	1
1	1	1	Х

Характеристические уравнения имеют вид  ; CRS≠1

При С=1 и S=1 Q=1; при R=1
Q=0.

Схема  RS-триггера на элементах И-ИЛИ-НЕ
приведена на рисунке 2.58.

 Здесь — входы асинхронной установки триггера
нулевыми сигналами, при любых информационных.

— поданы прямо в цепь памяти.

Рисунок 2.58

2.4.1.5 JK-триггер (универсальный)

Тактируемый JK-триггер
имеет 3 входа: J, K, С. Но одноступенчатый триггер работает ненадежно, т.к. 
запоминающая ячейка играет двойственную

роль:

— служит источником информации – с него на схему
управления поступает сигнал старого состояния;

— служит приемником – переключается в новое состояние
и стирается старое. Одновременное выполнение обеих операций невозможно. Поэтому
строятся двухступенчатые триггеры либо триггеры с динамическим
управлением.

2.4.1.6 D-триггер 

Имеет 1 вход, 2 выхода, осуществляет задержку сигнала.
Переключательная функция , информация на выходе равна информации на входе
на предыдущем такте.

Но обычно строятся тактируемые триггеры. Момент
принятия информации определяется тактовым сигналом С.

Для правильной работы D-триггера должен быть интервал времени после прихода информации на вход
D
перед приходом синхросигнала С. Характеристическое уравнение имеет вид: .

Тактируемый D-триггер имеет
2 входа: D
– информационный, С – тактируемый (см. рисунок 2.59).

                Рисунок 2.59                                  
Рисунок 2.60

Здесь ЛЭ1, ЛЭ2 – схема управления, ЛЭ3, ЛЭ4 –
запоминающая ячейка.

На рисунках 2.60,а) и 2.60, б) – условное обозначение D
и DV—триггеров, пунктиром показан дополнительный разрешающий
вход V.

При С=1 записывается в триггер
то, что было подано на вход D
до подачи синхросигнала С.

В DV
–триггере  при V=1 триггер работает
как D,
при V=0 – сохраняется информация.

2.4.1.7 Т-триггер

Имеет 1 информационный вход Т и переключается,
когда на вход триггера поступает сигнал. Логика работы триггера приведена в
таблице 2.10.

 

Таблица
2.10                         

Tn	Qn	Qn+1
0	0	0
0	1	1
1	0	1
1	1	0

                                                   
а)                                        б)

                                                                    
Рисунок 2.61

Из характеристического уравнения   видно, что триггер производит
сложение по модулю 2 (см. рисунок 2.61,а и таблицу 2.10).

Частота на выходе в 2 раза меньше, чем на входе.
Поэтому можно использовать триггер как делитель на два и для построения
счетчиков.

Т-триггер можно получить из D-триггера подачей  на вход D,
обратно нельзя, поэтому промышленность выпускает  D-триггеры,
а не  Т-триггеры.  Т-триггеры строятся на D,
RS и JK-триггерах (см. рисунок 2.62).

Рисунок 2.62

2.4.1.8 Двухступенчатый триггер

Для надежной и четкой работы в многоразрядных
устройствах используется двухступенчатый  MS-триггер. Он состоит из 2-х частей:
М-master –основной, S-slave – помощник – вспомогательный. Одновременный прием
информации на эти ступени запрещен. Устранено противоречие между процессами:
сохранения старой и записи   новой. Сначала формируется новая информация в первой
ступени при сохранении старой во второй. Затем данные переносятся из 1-ой во
2-ую ступень. Первая ступень определяет название триггера. Для построения MS-триггера
используются два синхронных триггера  и инвертор.

Например, на рисунке 2.63,а представлен
двухступенчатый RS-триггер на логических элементах, на рисунке 2.63,б –
на одноступенчатых триггерах.

Триггер находится в нулевом состоянии Q=0.На вход
поданы С=1; S=1; R=0. Первая ступень триггера переключается в «1». На выходе
ЛЭ3 «1», на выходе ЛЭ4 «0». Одновременно инвертор переключает синхросигнал в
«0» на входе ЛЭ5 и ЛЭ6 и на входы ЛЭ7 и ЛЭ8 поступает «1», которая не меняет
состояния ЛЭ7 и ЛЭ8.

При изменении синхросигнала  в ноль С=0 на выходах ЛЭ1
и ЛЭ2 присутствует «1» и ЛЭ3 и ЛЭ4 сохраняет свое состояние, а сигналы с ЛЭ3 и
ЛЭ4 переписываются в ЛЭ5 и ЛЭ6, т.е. информация из первой ступени триггера
переписывается во вторую.

В условном обозначении имеется двойное ТТ (см. рисунок
2.63,в).

Из RS-триггера  добавлением обратной связи с выхода
ЛЭ8 на вход ЛЭ1  и с выхода ЛЭ7 на вход ЛЭ2  можно
получить двухступенчатый JK-триггер (см. рисунок 2.64).

Характеристическое уравнение имеет вид . Таблица переходов
приведена в таблице 2.11, условное обозначение на рисунке 2.65.

Т
а б л и ц а 2.11

Jn	Kn	Qn+1
0	0	Qn
1	0	1
0	1	0
1	1

Рисунок 2.65

 

2.4.2 Регистры

2.4.2.1 Назначение и классификация

Регистр – это последовательностностное устройство для
приема, хранения, преобразования и выдачи многоразрядных двоичных чисел.

 Регистры обладают большими функциональными
возможностями. Широко распространены. Используются в качестве управляющих и
запоминающих устройств, генераторов и преобразователей кодов, счетчиков,
делителей частот и т.д.

Основными элементами регистра являются синхронные D-,
RS-, JK-триггеры  с динамическим и статическим управлением.

Один триггер может запомнить 1 бит информации, т.е.
его можно считать одноразрядным регистром. Т.к. ЭВМ оперирует с многоразрядными
числами, то в качестве регистра используются наборы или цепочки триггеров.

Также в регистр входят КЛС в качестве вспомогательных
элементов. Занесение информации в регистр – это операция ввода или записи.
Выдача информации к внешним устройствам – это операция вывода или считывания. В
отличие от ОЗУ информация хранится не больше  нескольких тактов.

Все регистры  делятся:

а)  по принципу действия на:

−        
накопительные (регистры памяти,
хранения);

−        
сдвигающие (кратковременное
хранение и преобразование кодов);

         б)
по способу ввода и вывода информации на:

−   
параллельные;

−   
последовательные;

−   
комбинированные (параллельно-последовательные,
последовательно-параллельные);

в) по направлению передачи:

−        
однонаправленные (вправо или
влево);

−        
 реверсивные;

г) по способу синхронизации:

− 
 однотактные;

− 
 многотактные;

д) по количеству каналов приема:

−      
однофазные;

−      
парафазные.

2.4.2.2 Регистр хранения

На рисунке 2.66 приведена схема регистра с параллельным
приемом и выдачей информации. На вход регистра хранения подается n-разрядное
слово (X₁ …. X_n).

Рисунок 2.66

Здесь обозначены шины: П – приема, С – синхронизации, В –
выдачи, Пр – преобразования информации,
Уст. «0» – установка нуля на входах RS-триггеров.

Регистр хранения построен на RS-триггерах с логическими
элементами  «И».

Входы R всех триггеров объединены и соединены с
шиной сброса (Уст. «0»). Для установки регистра в «0» необходимо одновременно
подать «1» по шине  Уст «0» и «С» (синхронизации, объединяющей тактирующие входы
)

Приём информации или запись.

В следующем такте код Х₁, Х₂,…,
Х_n параллельно поступает на входы логических элементов
«И», одновременно сигнал «1» – по шинам П (прием) и С. Выходы «И» соединены со
входами «S».

В разрядах, где Х_i=1
триггер устанавливается в  единичное состояние, где Х_i=0 – состояние
триггера не меняется.

Выдача информации

С прямого выхода триггера Q сигнал поступает на вход
логических элементов «И». Вторые входы «И» объединены общей шиной выдачи «В»
информации. На выходе регистра получаем прямой код Х₁,….Х_n.

При подаче сигнала по шине Пр- преобразование, который
поступает на схему «И» , а на вторые входы «И» — с , на выходе «И» появляется обратный
код  При
считывании состояние триггера не меняется, т.е. считывание может производиться
многократно без разрушения информации.

2.4.2.3 Регистры сдвига

Регистры
сдвига
выполняют операцию сдвига – с приходом каждого тактового импульса происходит
перезапись содержимого триггера каждого разряда в соседний без изменения
порядка следования «1» и «0» .

Сдвиговые регистры делятся на:

−    со сдвигом информации
вправо – в сторону младших разрядов;

−        
со
сдвигом в сторону старших разрядов;

−        
реверсивные
– со сдвигом  влево или вправо.

На схемах под символом RG ставятся стрелки

Регистры
сдвига
строятся на RS, JK, D, DV – триггерах, на одно- и
двухступенчатых, одно- и многотактные. Может быть последовательный и параллельный
ввод и последовательный и параллельный вывод.

2.4.2.4 Регистры сдвига
на одноступенчатых триггерах.

На одноступенчатых триггерах 
регистры строятся по двухтактной схеме (см. рисунок
2.67). Каждый разряд состоит из двух триггеров — основного и вспомогательного.

Рисунок 2.67

Основные триггеры
образуют основной регистр RG1, вспомогательные триггеры – RG2.

Информация сдвигается за
2 такта: по сигналу С₂ содержимое основного регистра RG1 переписывается во
вспомогательный RG2,
а по сигналу С₁ переписывается снова в RG1, при этом информация
сдвигается на 1 разряд вправо. Для сдвига на m-разрядов требуется m
таких импульсов С₂  и С₁ . Две последовательности С₂
 и С₁  можно заменить одной С₂ , соединив С₂ с
шиной С₁  через инвертор.

2.2.3.1 Регистры сдвига
на двухступенчатых триггерах.

При использовании
двухступенчатых триггеров схема регистра сдвига упрощается (см. рисунок 2.68).

Рисунок 2.68

В двухступенчатых
триггерах первая ступень управляется сигналом С, а 2-ая инверсным сигналом С. Выходы
одних триггеров соединяются со входами других, сдвиг осуществляется каждым синхроимпульсом,
поэтому называется регистром с однотактным сдвигом.

 Регистр сдвига числа
влево представлен на рисунке 2.69, реверсивный на – рисунке 2.70, условное
обозначение – на рисунке 2.71.

 

Рисунок 2.69

Рисунок 2.70

 

 

 

 

2.4.3
Счетчики

Счётчик это последовательностная схема для подсчёта
числа входных сигналов и хранения двоичного кода этого числа.

     Используются для последовательного выполнения
команд программ, подсчёта числа циклов выполненных операций, делителей частоты
и т.д.

2.4.3.1 Классификация:

а) по основанию системы счисления:

   — двоичные;

   — двоично-десятичные;

   — с основанием не ≠ 2 и не ≠ 10;

б) по целевому назначению:

   — суммирующие;

   — вычитающие;

   — реверсивные;

в) по количеству разрядов:

  — одноразрядные;

  — многоразрядные;

г) по организации цепей переноса:

  — с последовательным;

  — со сквозным;

  — с параллельным;

  — с групповым:

д) по виду применяемых триггеров:

  — одноступенчатые;

  — двухступенчатые;

  — однотактные;

  — многотактные;

е) по порядку изменения состояния.

  — с естественным (код изменяется на 1);

   — с произвольным порядком счёта (значение кода
изменяется больше, чем на 1);

  — пересчётная схема – выходной сигнал формируется
только после подачи на вход определённого числа 1.

е) по способу переключения

  — асинхронный;

  — синхронный.

2.4.3.2 Основные параметры:

а) модуль счёта, коэффициент пересчёта – количество
поступивших на вход 1, возвращающих счётчик в исходное состояние

М=2ⁿ, где n – число разрядов; 

б) ёмкость счётчика S=2ⁿ-1;

в) число разрядов n=log₂M;

г) быстродействие – определяется максимальной частотой
переключения f_мах и разрешающим временем – минимальным временем между
двумя входными сигналами при работе счетчика без сбоя.

2.4.3.3 Счётчики с последовательным переносом.

а) суммирующие счетчики

 Рассмотрим последовательность двоичных чисел – таблицу
прямого счёта (см. таблицу 2.12). Видно, что соседний старший разряд изменяет свое
состояние при переходе  младшего с 1 на 0, т.е. счётчик состоит из цепочки
триггеров с инверсным динамическим управлением или двухступенчатых  MS-триггеров.
В суммирующих счетчиках вначале подачей «1» на вход R триггеры
устанавливаются в нулевое состояние.

Т
а б л и ц а 2.12

Вход	Q3	Q2	Q1
0	0	0	0
1	0	0	1
2	0	1	0
3	0	1	1
4	1	0	0
5	1	0	1
6	1	1	0
7	1	1	1

На рисунке 2.72 представлен суммирующий счетчик с последовательным
переносом, состоящий из  цепочки триггеров с инверсным динамическим управлением.
Т-триггеры срабатывают от каждого входного импульса.
Этот счётчик также может быть делителем частоты. Каждый триггер старшего
разряда переключается в 2 раза реже младшего.

Рисунок 2.72

На рисунке 2.73 представлен десятичный суммирующий
счетчик. Счетчик имеет коэффициент пересчета 10. Он считает от 0 до 9. При
поступлении на его вход десятого импульса все его выходы устанавливаются в
нулевое состояние. В схеме использованы синхронные JK-триггеры.
Первый триггер изменяет свое состояние с приходом каждого перепада входного
сигнала, так как его J и K  входы принудительно подключены к логической единице.
J-вход второго триггера подключен к инверсному выходу
четвертого триггера, а там до прихода восьмого импульса также стоит единица.
Этот триггер будет переключаться отрицательным перепадом напряжения, пришедшим
с прямого выхода первого триггера, т.е. от 2,4,6,8 импульсов. Третий триггер
переключится 4 и 8-ым импульсами.

С приходом восьмого импульса  установится состояние
триггеров, когда на прямых выходах первых трех триггеров стоят логические нули,
а на прямом выходе четвертого триггера – логическая единица. Девятый импульс
переключит только первый триггер, при этом на его выходе будет положительный
перепад, который не может воздействовать на другие триггеры.

Десятый импульс поставит в нулевое состояние первый
триггер, и на его прямом выходе возникнет отрицательный перепад, который
пройдет на С-входы второго и четвертого триггеров. На J-вход
второго триггера поступает логический ноль с инверсного выхода четвертого,
поэтому в каком бы состоянии он ни был, на его прямом выходе будет логический
ноль. Через схему «И» на вход J четвертого
триггера подается ноль. Триггер находится в единичном состоянии, и с приходом
управляющего перепада на С-вход триггер сбрасывается в ноль;

Рисунок 2.73

б) вычитающие счётчики

Если рассмотреть таблицу обратного счёта видно (см.
таблицу 2.12), что старший разряд меняет свое состояние при изменении младшего
разряда с «0» на «1».

В вычитающих счётчиках (см. рисунок 2.74) содержание его
понижается на 1 с приходом каждого импульса. Счетчик построен на синхронных
MS-T-триггерах.

Предварительно все триггеры устанавливаются в «1» подачей
нулевого сигнала на входы S;

               Рисунок 2.74

в) реверсивный счетчик

Реверсивный счетчик (см. рисунок 2.75) имеет цепи
прямого и обратного счёта. С помощью схемы И-ИЛИ происходит переключение
связей между триггерами.

Рисунок 2.75

На рисунке 2.76 приведено условное обозначение
реверсивного счетчика.

2.5 Цифровые запоминающие устройства

2.5.1 Классификация запоминающих
устройств

Запоминающие
устройства (ЗУ) составляют самостоятельный широко развитый класс
микросхем средней, большой и сверхбольшой степени интеграции. Используются для
записи, хранения и выдачи данных. По функциональному назначению запоминающие
устройства можно разделить на следующие категории:

а)       оперативные запоминающие устройства (ОЗУ,
или RAM – random access memory ‑ память произвольной
выборки)
предназначены для хранения переменной информации: программ и чисел, необходимых
для текущих вычислений. Такие ЗУ позволяют в ходе выполнения программы заменять старую
информацию новой. По
способу хранения информации ОЗУ разделяют на статические и динамические;

б) 
 постоянные запоминающие устройства
(ПЗУ, или ROM ‑ read only memory – память только для чтения) — матрицы пассивных элементов памяти со схемами управления, при выключении питания информация не разрушается.
Постоянные ЗУ предназначены
для хранения постоянной информации: подпрограмм, микропрограмм, констант и т.
п. Такие ЗУ работают только в режиме многократного считывания.
Постоянные запоминающие устройства
можно разделить по способу их программирования на следующие категории:

1)
масочные ПЗУ, т. е. программируемые при изготовлении. Данная разновидность ПЗУ
программируется однократно и не допускает последующего изменения информации;

2) программируемые
постоянные запоминающие устройства (или программируемые пользователем ‑ ППЗУ) —
постоянные запоминающие
устройства с возможностью однократного электрического программирования; они отличаются от масочных ПЗУ тем, что позволяют в процессе
применения микросхемы однократно изменить состояние запоминающей матрицы электрическим путем по
заданной программе;

3)
репрограммируемые постоянные запоминающие устройства (РПЗУ) — постоянные
запоминающие устройства с возможностью многократного электрического перепрограммирования.
Репрограммируемые ПЗУ
допускают неоднократное изменение своего
содержимого.

Перепрограммирование
осуществляют с помощью специально предусмотренных в структуре РПЗУ
функциональных узлов. Элементом
памяти в РПЗУ является полевой транзистор с плавающим затвором. Такие транзисторы под воздействием
программирующего напряжения способны
запасать электрический заряд под затвором и сохранять его много тысяч часов без
напряжения питания. Указанный заряд изменяет пороговое напряжение транзистора: оно становится меньше того
значения, которое имеет транзистор
без заряда под затвором. На этом свойстве и основана возможность программирования матрицы РПЗУ. Однако
время программирования довольно большое, что делает практически
невозможным использование РПЗУ в качестве ОЗУ.

Стирание
хранящейся в РПЗУ старой информации перед процедурой записи новой можно осуществлять по-разному.
Часто это делают либо с помощью электрических сигналов, снимающих заряд,
накопленный под затвором, либо с помощью ультрафиолетового излучения. В последнем случае для этих целей в корпусе микросхемы предусматривают окно из кварцевого
стекла.

Основные параметры
цифровых запоминающих устройств представлены
в таблице 2.13.

Т а б л и ц а 2.13

Параметр	Обозначение	Определение
Информационная емкость	N	Число бит памяти в накопителе ЗУ
Число слов в ЗУ	п	Число адресов слов в накопителе ЗУ
Разрядность	т	Число разрядов в накопителе ЗУ
Коэффициент разветвления по выходу	Кр	Число единичных нагрузок (входов других ИМС), которые можно одновременно подключить к выходу ЗУ
Потребляемая мощность	Рс	Потребляемая ЗУ мощность в установленном режиме работы
Потребляемая мощность в режиме хранения	Рсх	Мощность, потребляемая ЗУ при хранении информации в режиме не выбора
Время хранения информации	t	Интервал времени, в течение которого ЗУ в заданном режиме сохраняет информацию
Быстродействие		Быстродействие количественно характеризуется несколькими временными параметрами, среди которых можно выделить в качестве обобщающего параметра время цикла записи (считывания), отсчитываемое от момента поступления кода адреса до завершения всех процессов в ИС при записи (считывании) информации

 2.5.2 Оперативные
запоминающие устройства

По типу
хранения информации все ОЗУ можно разделить на статические и динамические.
Структура ИС статических ОЗУ (см. рисунок 2.77) включает
матрицу накопителя, дешифраторы кода адреса строк и столбцов, устройство ввода-вывода (УВВ).
Для управления ИС
предназначены: адресные сигналы А_k-1, …, А₀, обеспечивающие обращение к
заданному ЭП, сигнал «Запись — Считывание» (ЗС), определяющий режим ИС,
сигнал «Выборка микросхемы» (ВМ), разрешающий доступ к накопителю по информационным входу D и выходу F.

Рисунок 2.77

Зачастую в статических
ОЗУ в качестве элементов памяти используют
триггеры, способные хранить одно из двух состояний (0 или 1)
при условии постоянного действия напряжения. Накопитель или матрица памяти состоит из т строк. В состав каждой
строки входят п запоминающих ячеек, образующих n-разрядное слово. Информационная емкость
накопителя равна N = пm, где т — число строк (или слов), п —
число столбцов (или разрядов). Соответствующие шины в накопителе управляются от
дешифраторов адреса
строк и столбцов, на входы которых поступают адресные сигналы А₀, …, A _k-1.
При записи и считывании осуществляется обращение (выборка) к одной или нескольким
запоминающим ячейкам одновременно.

Элементарные
запоминающие ячейки (ЗЯ) можно построить на основе основных типов базовых
логических элементов,  Статические элементарные ЗЯ, использующие
биполярные транзисторы, это дорогостоящие устройства, выполненные на основе
различных триггерных элементов. Но они обладают максимальным быстродействием.
Рассмотрим принципиальную электрическую схему ЗЯ на двух биполярных
транзисторах (см. рисунок 2.78,а). Он представляет схему RS-триггера. Его основу составляют
два инвертора, выполненные на двух двухэмиттерных транзисторах VТ₁ и VТ₂. Инверторы соединены  последовательно и охвачены глубокой
положительной обратной связью.  Первая пара эмиттеров обоих транзисторов
соединена с адресной
шиной X_i, потенциал которой U_a в установившемся состоянии должен быть самым низким.
Вторые эмиттеры этих транзисторов
присоединены к разрядным шинам Y_i и Y_j.  На разрядной шине Y_i установлено опорное напряжение U_on,
а на шину Y_j  подается разрядное напряжение U_p. Режим работы схемы зависит от соотношения между напряжениями U_a, U_oп и U_p.

 В режиме хранения
информации выполняется условие U_a << U_on= U_p. В этом случае схема находится в
одном из устойчивых состояний,
при котором открытым может быть транзистор VТ₁ или VТ₂. Ток протекает по первому эмиттеру
открытого транзистора,
а вторые эмиттеры обесточены. Например, если в триггер записан логический ноль, то транзистор VT₂ закрыт, а транзистор VT₁ открыт, в противном случае транзистор VТ₂ открыт, а транзистор VТ₁ закрыт. Тогда логично за
логический ноль принять отсутствие тока в транзисторе VТ₂, а за логическую единицу — его наличие.

В режиме считывания с
помощью адресного сигнала X на шине
устанавливается напряжение U_a > U_on = U_p. Если в триггер записан логический ноль (VТ₂ закрыт), то данное напряжение полностью запирает второй
эмиттерный переход транзистора VТ₂ и при этом через шину Yj
никаких токов протекать не будет, что соответствует считыванию логического нуля. Если транзистор VТ₂ открыт (логическая единица), то
при считывании ток, ранее протекавший через открытый первый эмиттерный переход,
после его закрытия будет
протекать через второй переход, так как  U_p < U_a.

Условия режима записи
зависят от состояния, в которое необходимо
установить ЗЯ. Если триггер находился в состоянии единицы
(транзистор VТ₁ открыт, транзистор VТ₂ закрыт),
то для записи нуля необходимо по разрядной
шине Y_j подать напряжение
U_p > U_on, сохраняя условие U_a > U_p. В этом случае транзистор VТ₂ будет закрываться, при этом
падение напряжения на этом транзисторе будет увеличиваться. Это же напряжение будет приложено к базе транзистора VТ₁ и будет для него открывающим. Триггер переключится. Для записи в ячейку логической
единицы на шину Y_j следует подать напряжения U_p > U_on и обеспечить условие U_a > U_on. Временные диаграммы работы ЗЯ
в различных режимах представлены на
рисунке 2.78,б.

Описанное построение
элемента позволяет соединять параллельно выходы любого числа элементов и
использовать для чтения-записи одни и те же выводы.

Также можно строить ЗЯ
на KМДП-структурах. Это позволяет
получить более высокую степень упаковки элементов, уменьшить стоимость и
потребляемую мощ-ность. Схема такой ячейки
приведена на рисунке 2.79.

Транзисторы VT₁÷VТ₄ сос-тавляют триггер, а тран-зисторы
VТ₅ и
VТ₆ являются
ключами, через которые триггер подклю-чается
к информационным разрядным шинам РШ₀ и РШ₁.
Состояние ключей определяется
сигналом на шине строки X. Если на шине
установлено напря-жение высокого уровня, соответствующее сигналу логической единицы,
то оба ключа открыты, так как имеют каналы n-типа. При этом информация из
разрядных шин записывается в триггер или же
считывается из него. Если же на шине
установлен сигнал логического нуля, то ключи VТ₄
и VТ₅
закрыты, и ЗЯ находится в
режиме хранения информации. За логическую единицу в данном триггере, как и в
предыдущем, принимается наличие тока в
разрядной шине РШ. Рассмотрим работу данной ЗЯ в режиме считывания и записи информации. Предположим, что в триггер записана единица. В
этом случае транзистор VТ₄ открыт, а транзистор VТ₂ закрыт (как комплементарные). Тогда высокий потенциал с
истока транзистора VТ₂ будет приложен к обоим затворам
транзисторов VТ₁ и VT_З. Транзистор VТ_З будет закрыт (как имеющий канал p-типа), а транзистор VТ₁ открыт.
В режиме считывания информации на адресную шину
X подается сигнал логической
единицы. Ключевые транзисторы VT₅ и VТ₆ откроются
и от источника питания через транзисторы VТ₄
и VТ₆
в разрядную шину РШ₁
потечет ток, соответствующий считыванию
единицы из ЗЯ.

Для
записи логического нуля на шину адреса и разрядную шину РШ₀
подается сигнал логической единицы. В этом случае напряжение высокого уровня
через открытый транзистор VТ₅ поступит на затворы транзисторов VТ₄ и VТ₂. Данное напряжение закроет транзистор VТ₄
и откроет VТ₂.
Теперь с истока транзистора VТ₂ к затворам транзисторов VТ_З
и VТ₁ будет приложено напряжение низкого уровня,
которое откроет VТ_З и закроет VТ₁. Триггер переключится в
противоположное состояние, таким образом, в ЗЯ будет записан ноль.

Для
записи логической единицы в ЗЯ необходимо подать единицу на шину адреса и
разрядную шину РШ₁.

2.5.3 Динамические ОЗУ

В
микросхемах динамических ОЗУ роль элемента памяти играет не триггер, а конденсатор, созданный внутри структуры МДП. Информация представляется в виде заряда. Наличие
заряда в конденсаторе соответствует единице, а его отсутствие – нулю. Но при использовании такого принципа
хранения информации возникает одна
проблема: поскольку время хранения
заряда на конденсаторе ограничено (данное время  не превышает одной
микросекунды), необходимо предусмотреть периодическое восста-новление
(регенерацию) записанной информации. В этом состоит основное отличие
динамических ОЗУ от статических.

По способу регенерации
динамические ОЗУ можно разделить на адресные и безадресные. В первом
случае в процессе регенерации осуществляется
перебор регенерируемых ячеек с тем, чтобы за период регенерации восстановить
заряды во всех ячейках. При безадресной регенерации заряды
восстанавливаются при помощи специальных тактовых импульсов.

Помимо
механизма регенерации заряда в динамических ОЗУ необходимо предусмотреть
синхронизацию для обеспечения правильного включения всех узлов в моменты
считывания, записи и
регенерации информации. Также к особенностям динамических ОЗУ можно отнести способ их адресации. Схемы динамических ОЗУ отличаются
от статических использованием последовательной адресации. Вначале на адресный вход подается строб адреса строки RАS,
а затем строб адреса столбца САS. Для этих
стробов имеются специальные выводы микросхем. Адресные сигналы поступают на регистры-фиксаторы, а затем на дешифраторы адресов.

Устройство типовой ячейки памяти динамического ОЗУ
представлено на рисунке 2.80.

Наиболее широкое
применение в настоящее время получил
вариант реализации элемента памяти на конденсаторе С_ш, образованном затвором
и истоком МДП-структуры в ключевом
транзисторе VТ₁.
Выборка элемента памяти происходит при подаче на шину строк X сигнала логической единицы. При
этом открывается
ключевой транзистор VТ₁ и к шине
столбцов (разрядной шине РШ) подключается конденсатор. При записи в ячейку единицы (конденсатор заряжен) потенциал разрядной шины
изменяется. Но поскольку емкость конденсатора невелика и много меньше емкости разрядной шины, то
изменение потенциала разрядной шины будет также незначительным. Чтобы считать
или зарегистрировать
такое изменение, в середину разрядной шины включают дифференциальный усилительный каскад с повышенной чувствительностью.

 Запись информации осуществля-ется по тактовому сигналу ТС. В
этом случае открывается транзистор VТ₂ и конденсатор С_ш заряжается напряжением U_o.

К
преимуществам динамических ОЗУ следует отнести высокую информативную емкость при
низкой потребляемой мощности по сравнению со статическими ОЗУ за счет того, что все структуры работают в ключевом
режиме.

2.5.4
Постоянные запоминающие устройства

В
постоянных запоминающих устройствах (ПЗУ) в отличие от ОЗУ
производится только считывание информации.
Здесь по каждому n-разрядному адресу записано в общем случае
m-разрядное слово.

Микросхемы
ПЗУ можно разделить на два  типа: программируемые единожды и
перепрограммируемые. Первый тип можно
разделить на масочные ПЗУ и программируемые
пользователем при помощи плавких перемычек.

Накопитель ПЗУ обычно
выполняют в виде системы взаимно перпендикулярных
шин, в пересечениях которых находится логический элемент, связывающий две шины
и определяющий записанный в ячейку ноль или единицу. Выборка слов в ПЗУ
осуществляется с помощью дешифратора адреса. В масочных ПЗУ информация в
микросхему заносится при изготовлении построением одного из слоев схемы
при помощи фотошаблона, что и определяет их название.

Большее
распространение получили микросхемы ПЗУ, выполненные на базе запоминающих ячеек
с плавкими перемычками. В этих микросхемах элементом связи между шинами является биполярный
транзистор VT с
выжигаемой плавкой перемычкой ПП (см. рисунок 2.81).

При однократном программировании для записи нуля через
соответствующий эмиттерный переход транзистора пропускается импульс тока,
необходимый для удаления перемычки. Перемычки изготавливаются из нихрома,
поликристаллического кремния или алюминия. После прожига перемычки производится
термообработка микросхемы для того, чтобы после прожига перемычек они не смогли
бы восстановиться, так как при восстановлении удаленной перемычки информация,
записанная в микросхеме, будет искаженной. Для предотвращения ошибок в
программируемых ПЗУ микросхема выдерживается в течение суток при
температуре 100 ⁰С.

Программируемые ПЗУ на основе МДП-транзисторов
обладают достаточно большой информационной емкостью и низкой потребляемой
мощностью. Для расширения диапазона использования БИС ЗУ создана память ‑
репрограммируемые постоянные запоминающие устройства (РПЗУ), способные
многократно перепрограммироваться и сохранять информацию при отключенном
питании. Они основаны на МДП-структурах. В основе лежит идея создания бистабильных МДП-транзис-торов, которые
могут находиться в одном из двух состояний, соответствующих хранению логической
единицы или нуля.

Перепрограммируемые ПЗУ ‑ это микросхемы ПЗУ
с электрическим программированием и ультрафиолетовым стиранием и ПЗУ с
электрическим программированием и электрическим стиранием.

Запоминающие репрограммируемые ячейки РПЗУ
строятся на n-МОП или на КМОП-транзисторах.
Для построения запоминающей ячейки используются различные физические явления
хранения заряда на границе между двумя различными диэлектрическими средами или
поводящей и диэлектрической средой.

В первом случае диэлектрик под затвором МОП-транзистора
делается из двух слоев: нитрида кремния и двуокиси кремния. Или это структура МНОП:
металл – нитрид кремния – окись – полупроводник. Толщина диоксида крем-ния
делается очень тонкой (до 10 нм). В такой структуре при высоком напряжении
на затворе (около 30 В) происходит туннельное перемещение носителей
заряда через слой диоксида кремния к границе двух диэлектриков, вблизи которой
имеется много ловушек для носителей заряда. В результате такого перемещения
внутри диэлектрика  образуется некоторый заряд, который при неизменном
напряжении на затворе будет изменять ток считывания, протекающий через
транзистор. Тем самым определяется информация, записанная в микросхему.

В другом случае используются так называемые
лавинно-инжекционные транзисторы с плавающим затвором. Такой затвор не имеет
выводов и со всех сторон окружен диэлектриком. При подаче на сток или исток
высокого напряжения (примерно 40 В) через транзистор будет протекать ток
лавинной инжекции, затвор получит  определенный заряд и, следовательно,
будет влиять на ток считывания. Поскольку затвор окружен со всех сторон диэлектриком, ток утечки заряда очень мал, и заряд
может сохраняться десятки тысяч часов.

Перед перепрограммированием
данных схем необходимо стереть записанную
ранее информацию. Так как затвор изолирован, то для стирания используется ультрафиолетовое свечение. При этом заряд,
накопленный затвором, под действием излучения рассасывается.

Также
применяют и электрический способ стирания информации. В этом случае под плавающий
затвор вводят второй – управляющий. Подача напряжения на управляющий затвор
приводит к рассасыванию заряда за счет туннельного эффекта.

Список
литературы 

1.     
Лачин В.И., Савелов Н.С.
Электроника: Учеб. пособие – Ростов н/Д: Феникс, 2009. – 704с.

2.     
Опадчий Ю.Ф., Глудкин О.П., Гуров
А.И. Аналоговая и цифровая электроника:  Учебник для вузов. Под ред.
О.П.Глудкина. – М.: Горячая линия‑Телеком. 2005, – 768с.

3.     
Степаненко И.П. Основы
микроэлектроники: Учебное пособие для вузов. ‑ 2-е изд., перераб. и доп.
– М.: Лаборатория Базовых Знаний, 2004. – 488с.

4.      Гусев В. Г., Гусев Ю. М. Электроника
и микропроцессорная техника: Учеб.для вузов – М.: Высш. шк., 2006, – 800с.

5.      Титце У., Шенк К. Полупроводниковая
схемотехника: Справочное руководство – М.: Мир, 1982. – 512с.

6.      Гершунский Б.С. Основы электроники и
микроэлектроники: Учебник для вузов – Киев: Высща школа, 1989. – 424с.

7.      Пейтон А.Дж, Волш.В. Аналоговая
электроника на операционных усилителях. – М..: Бином, 1994. – 352с.

8.     
Аналоговые и цифровые интегральные
микросхемы. Справочное пособие /Под ред. С.В.Якубовского. – М.: Радио и связь,
1985. – 432с.

9.      Павлов В.Н., Ногин В.Н. Схемотехника
аналоговых электронных устройств. – М.: Радио и связь, 2005. – 320с.

10. Фолкенберри Л. Применение операционных усилителей и
линейных ИС. – М.: Мир, 1985. – 572с.

11. Алексенко А.Г. и др. Применение аналоговых ИС. – М.:
Радио и связь, 1985. – 256с.

12. Алексенко А.Г. Основы микросхемотехники. ‑3-е
изд. – БИНОМ.Лаб.знаний, 2004. – 448с.

13. Прянишников В.А. Электроника: Полный курс лекций. –
СПб.: КОРОНА принт, Бином Пресс, 2006. – 416с.

14.  
Жолшараева Т.М. Микроэлектроника.
Интегральные микросхемы: Учебное пособие. Алматы: АИЭС, 2007. – 81 с.

15.  
 Т.М. Жолшараева. Схемотехника 1.
Конспект лекций для студентов всех форм
обучения специальности 050704 –Вычислительная техника и программное обеспечение. – Алматы: АИЭС, 2008. – 50 с.