Error can t elaborate top level user hierarchy

Так и не нашёл подходящую ветку по данным устройствам. Решил создать отдельную тему. Я задал несколько вопросов в теме по Протеус — там они не совсем «к месту». Да простят меня КошкоАдмины!

На нашем с Вами сайте http://radiokot.ru была открыта ОБУЧАЛКА для новичков (к сожалению незаконченная, надеюсь что пока):
1. http://radiokot.ru/start/mcu_fpga/altera/ — по ALTERA
2. http://radiokot.ru/start/mcu_fpga/xilinx/ — по XILINX

Всем кто заинтересовался данными устройствами, а также те кто хочет помочь, прошу обращаться сюда.
А так же здесь может обсуждаться AHDL/VHDL/Verilog HDL…

Прошу — заходите, спрашивайте, помогайте.

Начал изучать книжку по VHDL, вроде понемногу доходит, но… самый затык происходит при попытке скопировать пример из книжки:

Код:

КВАРТУС ругаться начинает, что не так? Сильно не пинайте новичка, а лучше помогите!

Не подключены библиотеки. Проект начинается с:
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
Нумерик пока можно пропустить — нужна при работе с числами

Такс… понятно… в книжке не написано

Код:

Ответ был следующим:

Код:

Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
   Info: Version 7.1 Build 156 04/30/2007 SJ Web Edition
   Info: Processing started: Wed Aug 04 10:18:44 2010
Info: Command: quartus_map —read_settings_files=on —write_settings_files=off oscilloscope_3f -c oscilloscope_3f
Error (10170): Verilog HDL syntax error at oscilloscope_3f.v(1) near text «;»;  expecting «.», or an identifier, or «*», or «/»
Info: Found 0 design units, including 0 entities, in source file oscilloscope_3f.v
Error: Quartus II Analysis & Synthesis was unsuccessful. 1 error, 0 warnings
   Info: Allocated 128 megabytes of memory during processing
   Error: Processing ended: Wed Aug 04 10:18:44 2010
   Error: Elapsed time: 00:00:00
Error: Quartus II Full Compilation was unsuccessful. 1 error, 0 warnings

Что здесь неправильно написано?:

Код:

Error (10170): Verilog HDL syntax error at oscilloscope_3f.v(1) near text «;»;  expecting «.», or an identifier, or «*», or «/»

Так понимаю вы уже нашли свою ошибку:
Программа на VHDL, а компиляция как Verilog — а языки то разные..
Для быстрого начала изучениея Verilog мне понравилась статья :
http://www.xakep.ru/magazine/xa/123/106/1.asp
Сам по ней уже сделал резвертку для VGA и проверил — заработало почти с первого раза.
Проверял в Max Plus (Win) и Icarus Verilog ( Linux ).

Просто я видимо не то воткнул… Ошибка в общем в другом.

Не могу понять почему ругается на это:

Код:

Листинг6-1:
module counter(DIN, COUNT, LOAD, CE, DIR, RST, CLK);
parameter NBRB = 8;
input [NBRB – 1:0] DIN;
input LOAD, CE, DIR, RST, CLK;
output [NBRB – 1:0 ] COUNT;
reg [NBRB – 1:0 ] COUNT;
always @(posedge CLK or posedge RST)
begin
if (RST == 1) COUNT <= ’b0;
else
if (CE == 1)
begin
if (LOAD == 1) COUNT <= DIN;
else
begin
if (DIR == 1) COUNT <= COUNT + 1;
else if (DIR == 0) COUNT <= COUNT — 1;
end
end
end
endmodule

Что то Quartus’у не нравится [NBRB – 1:0 ], точнее указывает на «-» — что здесь не так?

В данном случае проблемма не в Quartus’е, а в редакторе или источнике копирования..
Т.е. посмотрите на эти два тере, они разные, ваше » – » и в моё » — » !!!
Ваше в формате уникод, моё просто минус . Просто замените их все в ручную на минусы…
А точнее не все, а в строчках 3,5,6,9 ..

Pe3ucTop писал(а):

В данном случае проблемма не в Quartus’е, а в редакторе или источнике копирования..
Т.е. посмотрите на эти два тере, они разные, ваше » – » и в моё » — » !!!
Ваше в формате уникод, моё просто минус . Просто замените их все в ручную на минусы…
А точнее не все, а в строчках 3,5,6,9 ..

Какой УЖООООС! Чем дальше в лес — тем крепче партизаны!
Спасибо. Просто об этом нигде не написано почему то.

Ещё вопрос: Сколько вложений if допускает Quartus 7.1?
Есть такой фрагмент:

Код:

always @(posedge CLOCK_UP, posedge CLOCK_DN, posedge RESET_COUNT, negedge LOAD)
begin
if (RESET_COUNT == 1)
   COUNT <= ‘b0;
else
   begin
//      if (LOAD == 1)
//      COUNT <= DIN;
//      else
         begin
            if (CLOCK_UP == 1)
               COUNT <= COUNT + 1;
            else if (CLOCK_DN == 1)
               COUNT <= COUNT — 1;
         end
   end
end

Работает только незакомментированая часть.
Если открываю

Код:

//      if (LOAD == 1)
//      COUNT <= DIN;
//      else

то выдает ошибку:

Код:

Error: Can’t elaborate top-level user hierarchy

Спасибо.

Чтото у Вас совсем смесь бульдога с носорогом пошла.
Нет в VHDL такого выражения

Код:

else if

Есть либо

Код:

elsif

либо

Код:

else

Приведите весь проект — нет желания догадывать что, куда, откуда, почему, зачем и как.

Это Verilog, пример сдёрнут отсюда:

Код:

Листинг6-1:
module counter(DIN, COUNT, LOAD, CE, DIR, RST, CLK);
parameter NBRB = 8;
input [NBRB – 1:0] DIN;
input LOAD, CE, DIR, RST, CLK;
output [NBRB – 1:0 ] COUNT;
reg [NBRB – 1:0 ] COUNT;
always @(posedge CLK or posedge RST)
begin
if (RST == 1) COUNT <= ’b0;
else
if (CE == 1)
begin
if (LOAD == 1) COUNT <= DIN;
else
begin
if (DIR == 1) COUNT <= COUNT + 1;
else if (DIR == 0) COUNT <= COUNT — 1;
end
end
end
endmodule

Собственно сам код (несколько изменённый к этому моменту):ИСПРАВЛЕНО

Код:

В данном случае работает только в таком представлении:

Код:

always @(posedge CLOCK_U)

при попытке добавить условие для:

Код:

always @(posedge CLOCK_U, posedge CLOCK_D)

выдаёт ошибку:

Код:

Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
   Info: Version 7.1 Build 156 04/30/2007 SJ Web Edition
   Info: Processing started: Fri Aug 06 19:32:02 2010
Info: Command: quartus_map —read_settings_files=on —write_settings_files=off probe -c probe
Info: Found 1 design units, including 1 entities, in source file ../Project/probe.v
   Info: Found entity 1: probe
Info: Elaborating entity «probe» for the top level hierarchy
Error (10200): Verilog HDL Conditional Statement error at probe.v(11): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct
Warning (10230): Verilog HDL assignment warning at probe.v(15): truncated value with size 32 to match size of target (6)
Warning (10230): Verilog HDL assignment warning at probe.v(17): truncated value with size 32 to match size of target (6)
Warning (10240): Verilog HDL Always Construct warning at probe.v(9): inferring latch(es) for variable «COUNT», which holds its previous value in one or more paths through the always construct
Info (10041): Inferred latch for «COUNT[0]» at probe.v(9)
Info (10041): Inferred latch for «COUNT[1]» at probe.v(9)
Info (10041): Inferred latch for «COUNT[2]» at probe.v(9)
Info (10041): Inferred latch for «COUNT[3]» at probe.v(9)
Info (10041): Inferred latch for «COUNT[4]» at probe.v(9)
Info (10041): Inferred latch for «COUNT[5]» at probe.v(9)
Error: Can’t elaborate top-level user hierarchy
Error: Quartus II Analysis & Synthesis was unsuccessful. 2 errors, 3 warnings
   Info: Allocated 129 megabytes of memory during processing
   Error: Processing ended: Fri Aug 06 19:32:03 2010
   Error: Elapsed time: 00:00:01
Error: Quartus II Full Compilation was unsuccessful. 2 errors, 3 warnings

Чесно сказать — не знаю, наверно мало вложенностей — ведь это последовательность действий , а последовательность — это не совсем правильный подход к ПЛИС.

Проще и, на мой взгляд, правильнее:

Код:

И то — это не лучший вариант, это всё асинхронные действия без связи с Задающей частотой (Clock).
И на сколько реально появление одновременно CLOCK_UP и CLOCK_DN , если реально тогда наверно и надо в длинные зависимости но правильно ли это ??

Забыл пояснить что это реверсивный счётчик, в дальнейшем будет модернизироваться под двоично-десятичный (точнее обрубленный до 5) и добавлен дешифратор.
Сигналы CLOCK_U и CLOCK_D — в идеальном случае не будут одновременными. В реальном случае разница может быть примерно 100 нс, может и больше.
Как тогда грамотно сделать такой реверсивный счётчик?
Спасибо.

Забыл добавить :

А если вы всётаки хотите всё в одном процесс, то это должно быть не перечисление через запятую, а логическая операция:

Код:

always @(posedge CLOCK_UP or posedge CLOCK_DN or posedge RESET_COUNT or negedge LOAD_COUNT)

Pe3ucTop писал(а):

Хех… добавил:

Код:

always @(posedge CLOCK_U, posedge CLOCK_D, posedge RESET, posedge LOAD)

— заработало… что странно если исключить

Код:

posedge LOAD

— ошибка остаётся.
Спасибо!
Шайтан-программа какая то .

И вопрос у вас есть рабочая частота или у вас все события спонтанны ?

По поводу : «always @() » это наверно зависит от компилятора, у меня в любом варианте компилит, в вашем случае может быть что возможно только одно «posedge» и одно «negedge» или ещё какие нюансы Quartus-a.. Варианты одного и того же:

always @(posedge CLOCK_U, posedge CLOCK_D, negedge LOAD)
always @(posedge CLOCK_U or posedge CLOCK_D or negedge LOAD)
always @(posedge CLOCK_U or CLOCK_D or negedge LOAD)

Асинхронные. По событию от внешних датчиков (аналоговых компараторов).
ЗЫ: Вы что! Я еще не дошёл до того уровня чтобы проектировать с UFM. Я всего второй день пытаюсь изучить Verilog. Пытался создать в виде схемы — итог был печальным — реверс работал некорректно.

А в каких случаях у вас CLOCK_U и CLOCK_D возвращаются в исходное положение ??
Вообще, посмотрел — в реверсивных счетчиках имеется входы сч+/сч-, строб.. В вашем случае строб надо выделять из CLOCK_U и CLOCK_D.
Как это делать зависит от условий счетчика, хотя в некоторых случаях это не требуется.