Error 199014 vector source file

В общем  все получилось.  По дороге я узнал что  нельзя  имена  давать  выводам  1,2,3,4. При этом возникает какая-то  ошибка  с INTEGER  и ее название    никак не подталкивает на мысль  что надо переименовать (я лишь  интуитивно  сообразил потому что в какой-то программе  по рисованию схем тоже были какие-то проблемы с этим в ее   младенческом возрасте) Потом a назвал  вывод OUT_-  и он тоже  выдавал какую-то дичайшую дичь.

Мне очень не понравилась программа, чрезвычайно не дружественный интерфейс,  нищий, не меняемый и не добавляемый набор  быстрых клавиш. Многие вещи не очевидны.

Я вспомнил нашу почту, там на кассах таблички 1,4,2,3.

Я никак не мог понять  зачем такой тупняк ? люди приходят и постоянно путаются  в  их головах нормальный порядок я  поставил  таблички по-порядку и такой шухер начался, выскочил какой-то персонаж и  в панике давай переставлять как было рассказывая какой-то бред с номерами касс чеками и т.д. и .п. 

Как-будь-то  это это какая-то   проблема  вселенского масштаба.

В общем вот квартус

Но это рабочие места в тех. поддержке  

Изменено 29 июля, 2020 пользователем ветерок

The simulation settings have a chunk of code that tells it where it saves the data to(the .vwf file is just the viewer for the data).  In simulation under simulation settings, after you have loaded the nodes and saved your file, click on restore defaults.  If you look at the fourth line in the string of code in this menu as you click on Restore Defaults, you will see it change to the name of your file.

onerror {exit -code 1}

vlib work

vlog -work work prob_c5_4.vo

vlog -work work prob_c5_4.vwf.vt

vsim -c -t 1ps -L cyclonev_ver -L altera_ver -L altera_mf_ver -L 220model_ver -L sgate_ver -L altera_lnsim_ver work.prob_c5_4_vlg_vec_tst

vcd file -direction prob_c5_4.msim.vcd

vcd add -internal prob_c5_4_vlg_vec_tst/*

vcd add -internal prob_c5_4_vlg_vec_tst/i1/*

proc simTimestamp {} {

echo «Simulation time: $::now ps»

if { [string equal running [runStatus]] } {

after 2500 simTimestamp

}

}

after 2500 simTimestamp

run -all

quit -f

Время создания страницы: 0.720 секунд

Build failure under Quartus 18.1 #1

I seem to get error messages when compiling TEXT_Demo-master ;-(

Analysis & Synthesis is green 😉
Fitter (Place and Route) is green 😉
Design Assistant (Post-Fitting) is green 😉

But Compile Design is red.
Quartus Prime EDA Netlist writer was unsuccessful. 1 error
293001 Quartus Prime Full Compilation was unsuccessful. 3 errors, 85 warnings.

I wonder if you can possibly assist?

The text was updated successfully, but these errors were encountered:

The EDA report file states
Error (20268): Functional simulation is off but it is the only supported netlist type for this device.
Info (204019): Generated file TEXT_Demo_6_1200mv_85c_slow.vo in folder «D:/APRW/Vidor4000/TEXT_DEMO-master/TEXT_DEMO-master/TEXT_DEMO/FPGA/simulation/modelsim/» for EDA simulation tool
Error: Quartus Prime EDA Netlist Writer was unsuccessful. 1 error, 1 warning
Error: Peak virtual memory: 4674 megabytes
Error: Processing ended: Sun Dec 30 15:50:33 2018
Error: Elapsed time: 00:00:05
Error: Total CPU time (on all processors): 00:00:05

Sadly I cannot discover how to switch on ‘Generate functional simulation netlist’. Could that be my problem?

Go to: Assignments -> Settings . -> EDA Tool Settings -> Simulation -> More EDA Netlist Writer Settings
and change the Generate functional simulation netlist entry to ON.

I use the 18.0 version of Quartus Prime, maybe that’s what makes the difference.

I now have an SOF file which is converted to an SVF file (1,432KB in size). But the Makeimage.py generates an output file FPGA_Image_RLE.h that is 0KB in size. Is the header part of SVF critical as it says SDR 5748760 TDI but the python code is looking for 👍 if (s[0:17] == «SDR 4087056 TDI («):
Thanks for your rapid replies.

You probably modified the project target. Make sure it is the 10CL016YU256C8G chip and rebuild it.

Ok.
Happy New Year! 🙂

Hi Giako, a couple of issues I am sorry to say.

I notice that your 18.0 files have Altera_mf set as sim library files. Is that critical? Sadly I cannot find the box/menu to select that, or rather I may have seen it over the last few days but cannot remember where.

Secondly my header file does not match yours so I have copied the first 1 or 2 lines of each in case that gives a clue. Line lengths are way different. My FPGA_Image_RLE.h
0xB3, 0xFF, 0x01, 0x6A, 0x83, 0xF7, 0x17, 0xF3, 0xFB, 0xFB, 0xF9, 0xFB, 0xFA, 0xF0, 0xF8, 0xF8,
0xF9, 0xF8, 0xF9, 0xF8, 0xF8, 0xFA, 0xF8, 0xF8, 0xFB, 0xFB, 0xFA, 0xFB, 0xF9, 0xF9, 0x83, 0xF8,
Your file, just line 1:
0xB3, 0xFF, 0x01, 0x6A, 0x83, 0xF7, 0x07, 0xF3, 0xFB, 0xFA, 0xF8, 0xFB, 0xFB, 0xF0, 0x80, 0xF8,
0x0D, 0xF9, 0xF8, 0xF9, 0xF9, 0xFB, 0xF8, 0xF8, 0xFB, 0xFB, 0xFA, 0xFB, 0xF9, 0xF9, 0x83, 0xF8,
0x82, 0xFA, 0x02, 0x40, 0x13, 0xFF, 0xFF, 0xCF, 0xFF, 0xFF, 0x00, 0xFF, 0x00, 0xCD, 0x00, 0x8D,
0x02, 0x8D, 0x00, 0x91, 0x02, 0x8D, 0x00, 0x91, 0x02, 0x8D, 0x00, 0x91, 0x02, 0x8D, 0x00, 0x91,
0x02, 0x8D, 0x00, 0x91, 0x02, 0x8D, 0x00, 0x81, 0x02, 0x81, 0x00, 0x81, 0x02, 0x9D, 0x00, 0x81,
0x02, 0x9D, 0x00, 0x81, 0x02, 0x81, 0x00, 0x81, 0x02, 0x95, 0x00, 0x81, 0x02, 0x81, 0x00, 0x81,
0x02, 0x95, 0x00, 0x81, 0x02, 0x81, 0x00, 0x81, 0x02, 0x8D, 0x00, 0x89, 0x02, 0x81, 0x00, 0x81,
0x02, 0x91, 0x00, 0x81, 0x02, 0x9D, 0x00, 0x81, 0x02, 0x9D, 0x00, 0x81, 0x02, 0x81, 0x00, 0x81,
0x20, 0xA1, 0x00, 0x85, 0x02, 0x81, 0x20, 0x89, 0x00, 0x81, 0x02, 0x81, 0x00, 0x81, 0x20, 0x85,
0x22, 0x8D, 0x00, 0x81, 0x60, 0x81, 0x40, 0x81, 0x20, 0x81, 0x00, 0x81, 0x22, 0x81, 0x40, 0x81,
0x62, 0x81, 0x42, 0x81, 0x60, 0x89, 0x40, 0x81, 0x50,

BTW I am running Win10 not Linux. Hence I was suspicious of the 0x0D at first!

Most likely, the .svf file generated under Windows is slightly different from the one generated under Linux due to the different handling of text files.
To solve the problem you should modify the script in Python, but on this I can not help you since I do not use Windows for many years.

I think it’s only used if you try to simulate the circuit using Modelsim.

Источник

ТЕМА: Создать первый проект не получается.

Создать первый проект не получается. 9 года 2 мес. назад #2069

Делал как написано в инструкции начал компилировать и он выдал ошибку.
Схему указал Cyclone III EP3C10E144C8

Warning (20028): Parallel compilation is not licensed and has been disabled
Error (12007): Top-level design entity «Test1_wer» is undefined
Error: Quartus II 32-bit Analysis & Synthesis was unsuccessful. 1 error, 1 warning
Error: Peak virtual memory: 287 megabytes
Error: Processing ended: Thu Nov 14 14:50:57 2013
Error: Elapsed time: 00:00:01
Error: Total CPU time (on all processors): 00:00:01
Error (293001): Quartus II Full Compilation was unsuccessful. 3 errors, 1 warning

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Создать первый проект не получается. 9 года 2 мес. назад #2070

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Создать первый проект не получается. 9 года 2 мес. назад #2071

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Создать первый проект не получается. 9 года 2 мес. назад #2072

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Создать первый проект не получается. 9 года 2 мес. назад #2073

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Создать первый проект не получается. 9 года 2 мес. назад #2074

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Создать первый проект не получается. 9 года 1 мес. назад #2076

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Создать первый проект не получается. 9 года 1 мес. назад #2077

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Создать первый проект не получается. 9 года 1 мес. назад #2078

С боку где написано: как скачать, купить и так далее там есть Altera Quartus II,изучение Altera Quartus II,Создание первого проекта компиляция и прошивка платы Марсоход а дальше идет инструкция но плис я указал не (CPLD) EPM240T100C5 а Cyclone III EP3C10E144C8
там есть код module test_wires(
input wire key0,
input wire key1,
input wire key2,
input wire key3,
output wire led0,
output wire led1
);

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Создать первый проект не получается. 9 года 1 мес. назад #2079

Незнаю в чём проблема — только что повторил всё как там написано и у меня всё скомпилировалось без проблем (я делал для 4 циклона) . О настройке топ файла там есть в пункте 13 🙂 Выбрать фаил в проект менеджеру и выбрать в меню Project > Set As Top Level Entity.

Рекомендуется называть фаил так же как имя модуля в нём. Вот и все проблемы. Больше проблем будет приделать пины к выводам — но это вам надо будет сделать один раз и научиться. Ну или как сделал я — разобрался как это пишется в файле *.QSF и пишу сам руками. Потом это фаил называю так же как топ левел и всё.

Проверте если все файлы упали в правельную директорию с проэктом. Для создания папки проэкта надо добавить название папки к дороге к проэкту. Например я хочу создать проэкт TEST в папке C:/work/:

для этого при создании проэкта пишу в шаге 3:

путь к проэкту C:/work/TEST

и ниже название файла: test
оно само скопируется ниже.

Потом создам новый фаил Verilog HDL и скопирую в него содержимое из статьи и уложу его так как написано — имя будет такое же как имя модуля ( module test_wires )

Если хотите другое имя — назовите и модль так же. Вот и всё 🙂

И ещё — могут возникнуть проблемы естли в пути есть русские буквы. Поэтому путь к проэкту должен быть без русских букв.

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Источник

Quartus prime eda netlist writer was unsuccessful 1 error 1 warning

Success! Subscription added.

Success! Subscription removed.

Sorry, you must verify to complete this action. Please click the verification link in your email. You may re-send via your profile.

• Intel Communities
• Product Support Forums
• FPGA
• Intel® Quartus® Prime Software
• Re: What is wrong with my Quartuss 7.1?

What is wrong with my Quartuss 7.1?

• Subscribe to RSS Feed
• Mark Topic as New
• Mark Topic as Read
• Float this Topic for Current User
• Bookmark
• Subscribe
• Mute
• Printer Friendly Page

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

I am puzzled by Quartuss 7.1 .The project runs well in Quartuss 5.1,but when i create the same project in Quartuss 7.1,it always shows me error messages

Eg. the name of project is clkdiv,when compilated ,it shows errors:

Error: Tcl error: wrong# args: should be «source fileName»

«source e:/program files/quartus/common/tcl/internal/eda_pt/eda_pt_script.tcl»

Error: Fail to evaluate Tcl command source e:/program files/quartus/common/tcl/internal/eda_pt/eda_pt_script.tcl

Error: Quartus II EDA Netlist Writer was unsuccessful. 2 errors, 0 warnings

Error: Quartus II Full Compilation was unsuccessful. 2 errors, 8 warnings

when i try oher projects,it shows the same errors.

Источник

Quartus prime eda netlist writer was unsuccessful 1 error 1 warning

Success! Subscription added.

Success! Subscription removed.

Sorry, you must verify to complete this action. Please click the verification link in your email. You may re-send via your profile.

• Intel Communities
• Product Support Forums
• FPGA
• Programmable Devices
• Error when using University Program VwF

Error when using University Program VwF

• Subscribe to RSS Feed
• Mark Topic as New
• Mark Topic as Read
• Float this Topic for Current User
• Bookmark
• Subscribe
• Mute
• Printer Friendly Page

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

I’m using Quartus 16.1

I want to simulate, but when I press Run functional simulation this error occur

Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.

Error (199014): Vector source file C:/Users/myusername/Desktop/veri/Waveform1.vwf specified with —testbench_vector_input_file option does not exist

Error: Quartus Prime EDA Netlist Writer was unsuccessful. 1 error, 1 warning

Error: Peak virtual memory: 471 megabytes

Error: Processing ended: Fri Dec 30 22:56:30 2016

Error: Elapsed time: 00:00:01

Error: Total CPU time (on all processors): 00:00:01

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

You need to do these five things for Quartus simulation;

1) Tell Quartus to use ModelSim-Altera for the simulation tools (Assignments — EDA Tool Settings — Simulation).

2) Tell Quartus to generate a netlist for functional simulation (Assignments — EDA Tool Settings — Simulation — More EDA Netlist Writer Settings — Generate Functional Simulation Netlist — ON).

3) Tell Quartus to use VHDL for the simulation netlist (Assignments — EDA Tool Settings — Simulation — Format for Output Netlist — VHDL)

4) Tell Quartus where to put the simulation netlist (Assignments — EDA Tool Settings — Simulation — Output Directory). This is usually the «simulation» folder.

5) Tell the simulator (in the simulation waveform editor) to use VHDL for the netlist language (Simulation — Simulation Settings — Use VHDL).

Источник

Adblock
detector

Окружающая среда: я использую Quartus 18 Prime Standard Edition

1. Создайте новый файл VMF

Добавить узел или автобус

2. Нажмите «Обработка» -> «Пуск» -> «Запустить средство записи шаблонов испытательного стенда», после чего будет создан файл «.vht» в пути «Папка проекта / simulation / modelsim» (путь может отличаться из-за различных личных настроек).

3. Скопируйте файл суффикса .vht в путь «Папка проекта / simulation / modelsim» в путь «Папка проекта / simulation / qsim».

4. Откройте файл vwf, созданный на шаге 1, щелкните Simulation-> Simulation Settings, появится следующий интерфейс и измените содержимое вкладки Functional Simulation Settings следующим образом (Обратите внимание, что разделитель пути в программном обеспечении Quartus противоположен разделителю пути в Windows. Один — «/», а другой — «».）：

(1) Измените путь после «—vector_source» в столбце «Команда генерации Testbench (функциональное моделирование)» на путь, где расположен ваш собственный файл vwf (обратите внимание, что имя файла также должно быть изменено на имя вашего собственного файла), «—testbench_file «Путь после» изменяется на путь, по которому находится файл суффикса .vht, скопированный на шаге 3 (обратите внимание, что имя файла также должно быть изменено на имя вашего собственного файла);

(2) Измените путь после «—output_directory» в столбце «Команда генерирования списка соединений (функциональное моделирование)» на «Папка проекта / моделирование / qsim».

(3) Если вы хотите выполнить симуляцию синхронизации, измените содержимое на вкладке «Настройки симуляции синхронизации».

5. Готово, просто нажмите на симуляцию после добавления входных данных.

Error 199014 vector source file

Success! Subscription added.

Success! Subscription removed.

Sorry, you must verify to complete this action. Please click the verification link in your email. You may re-send via your profile.

• Intel Communities
• Product Support Forums
• FPGA
• Programmable Devices
• Re: Error when using University Program VwF

Error when using University Program VwF

• Subscribe to RSS Feed
• Mark Topic as New
• Mark Topic as Read
• Float this Topic for Current User
• Bookmark
• Subscribe
• Mute
• Printer Friendly Page

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

I’m using Quartus 16.1

I want to simulate, but when I press Run functional simulation this error occur

Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.

Error (199014): Vector source file C:/Users/myusername/Desktop/veri/Waveform1.vwf specified with —testbench_vector_input_file option does not exist

Error: Quartus Prime EDA Netlist Writer was unsuccessful. 1 error, 1 warning

Error: Peak virtual memory: 471 megabytes

Error: Processing ended: Fri Dec 30 22:56:30 2016

Error: Elapsed time: 00:00:01

Error: Total CPU time (on all processors): 00:00:01

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

You need to do these five things for Quartus simulation;

1) Tell Quartus to use ModelSim-Altera for the simulation tools (Assignments — EDA Tool Settings — Simulation).

2) Tell Quartus to generate a netlist for functional simulation (Assignments — EDA Tool Settings — Simulation — More EDA Netlist Writer Settings — Generate Functional Simulation Netlist — ON).

3) Tell Quartus to use VHDL for the simulation netlist (Assignments — EDA Tool Settings — Simulation — Format for Output Netlist — VHDL)

4) Tell Quartus where to put the simulation netlist (Assignments — EDA Tool Settings — Simulation — Output Directory). This is usually the «simulation» folder.

5) Tell the simulator (in the simulation waveform editor) to use VHDL for the netlist language (Simulation — Simulation Settings — Use VHDL).

Источник

Error 199014 vector source file

Success! Subscription added.

Success! Subscription removed.

Sorry, you must verify to complete this action. Please click the verification link in your email. You may re-send via your profile.

• Intel Communities
• Product Support Forums
• FPGA
• Programmable Devices
• Re: Error when using University Program VwF

Error when using University Program VwF

• Subscribe to RSS Feed
• Mark Topic as New
• Mark Topic as Read
• Float this Topic for Current User
• Bookmark
• Subscribe
• Mute
• Printer Friendly Page

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

I’m using Quartus 16.1

I want to simulate, but when I press Run functional simulation this error occur

Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.

Error (199014): Vector source file C:/Users/myusername/Desktop/veri/Waveform1.vwf specified with —testbench_vector_input_file option does not exist

Error: Quartus Prime EDA Netlist Writer was unsuccessful. 1 error, 1 warning

Error: Peak virtual memory: 471 megabytes

Error: Processing ended: Fri Dec 30 22:56:30 2016

Error: Elapsed time: 00:00:01

Error: Total CPU time (on all processors): 00:00:01

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

You need to do these five things for Quartus simulation;

1) Tell Quartus to use ModelSim-Altera for the simulation tools (Assignments — EDA Tool Settings — Simulation).

2) Tell Quartus to generate a netlist for functional simulation (Assignments — EDA Tool Settings — Simulation — More EDA Netlist Writer Settings — Generate Functional Simulation Netlist — ON).

3) Tell Quartus to use VHDL for the simulation netlist (Assignments — EDA Tool Settings — Simulation — Format for Output Netlist — VHDL)

4) Tell Quartus where to put the simulation netlist (Assignments — EDA Tool Settings — Simulation — Output Directory). This is usually the «simulation» folder.

5) Tell the simulator (in the simulation waveform editor) to use VHDL for the netlist language (Simulation — Simulation Settings — Use VHDL).

Источник

Error 199014 vector source file

Success! Subscription added.

Success! Subscription removed.

Sorry, you must verify to complete this action. Please click the verification link in your email. You may re-send via your profile.

• Intel Communities
• Product Support Forums
• FPGA
• Programmable Devices
• Re: Error when using University Program VwF

Error when using University Program VwF

• Subscribe to RSS Feed
• Mark Topic as New
• Mark Topic as Read
• Float this Topic for Current User
• Bookmark
• Subscribe
• Mute
• Printer Friendly Page

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

I’m using Quartus 16.1

I want to simulate, but when I press Run functional simulation this error occur

Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.

Error (199014): Vector source file C:/Users/myusername/Desktop/veri/Waveform1.vwf specified with —testbench_vector_input_file option does not exist

Error: Quartus Prime EDA Netlist Writer was unsuccessful. 1 error, 1 warning

Error: Peak virtual memory: 471 megabytes

Error: Processing ended: Fri Dec 30 22:56:30 2016

Error: Elapsed time: 00:00:01

Error: Total CPU time (on all processors): 00:00:01

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

You need to do these five things for Quartus simulation;

1) Tell Quartus to use ModelSim-Altera for the simulation tools (Assignments — EDA Tool Settings — Simulation).

2) Tell Quartus to generate a netlist for functional simulation (Assignments — EDA Tool Settings — Simulation — More EDA Netlist Writer Settings — Generate Functional Simulation Netlist — ON).

3) Tell Quartus to use VHDL for the simulation netlist (Assignments — EDA Tool Settings — Simulation — Format for Output Netlist — VHDL)

4) Tell Quartus where to put the simulation netlist (Assignments — EDA Tool Settings — Simulation — Output Directory). This is usually the «simulation» folder.

5) Tell the simulator (in the simulation waveform editor) to use VHDL for the netlist language (Simulation — Simulation Settings — Use VHDL).

Источник

Error 199014 vector source file

Success! Subscription added.

Success! Subscription removed.

Sorry, you must verify to complete this action. Please click the verification link in your email. You may re-send via your profile.

• Intel Communities
• Product Support Forums
• FPGA
• Intel® FPGA University Program
• Quartus Prime Lite 20.1 University Program VWF simulation error

Quartus Prime Lite 20.1 University Program VWF simulation error

• Subscribe to RSS Feed
• Mark Topic as New
• Mark Topic as Read
• Float this Topic for Current User
• Bookmark
• Subscribe
• Mute
• Printer Friendly Page

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

I am attempting to simulate a project for a MAX10 University Board using the University Program VWF simulator. The .vwf file was created from a project built with simple logic gates using block diagram file. The project compiles and the analysis and synthesis is complete. When creating the University VWF file, the nodes are identified and suitable stimulus is applied. The file is saved. When the functional simulation runs, the simulation flow progress shows that the EDA NetList writer was successful, and that the ModelSim.do script completed successfully. The simulation runs (with a warning that a VHDL design unit will be overwritten with a Verilog module but no errors). When the compiler begins to run, an error is written that reads

#**Error (suppressible): (vsim-12110) The -novopt option has no effect on this product. -novopt option is now depracated and will be removed in future releases.

#Error loading design

No output results from this. If I edit the line below in the simulation options screen

#vsim -novopt -c -t 1ps -l fiftyfivenm,_ver -L a;tera_ver -L altera_mf_ver -l 220model_ver -L sgate_ver -: a;tera_lnsim_ver work.newone_vlg_vec_tst

to remove the -novopt text, to wit:

#vsim -c -t 1ps -l fiftyfivenm,_ver -L a;tera_ver -L altera_mf_ver -l 220model_ver -L sgate_ver -: a;tera_lnsim_ver work.newone_vlg_vec_tst

The simulation runs. Is there a configuration that I can change so that these settings don’t have to be changed every time a simulation is run? Is this present in V20.2 if that is a «later version»? I don’t recall seeing this error in V18.0

Источник

Error 199014 vector source file

Success! Subscription added.

Success! Subscription removed.

Sorry, you must verify to complete this action. Please click the verification link in your email. You may re-send via your profile.

• Intel Communities
• Product Support Forums
• FPGA
• Programmable Devices
• Re: Error when using University Program VwF

Error when using University Program VwF

• Subscribe to RSS Feed
• Mark Topic as New
• Mark Topic as Read
• Float this Topic for Current User
• Bookmark
• Subscribe
• Mute
• Printer Friendly Page

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

I’m using Quartus 16.1

I want to simulate, but when I press Run functional simulation this error occur

Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.

Error (199014): Vector source file C:/Users/myusername/Desktop/veri/Waveform1.vwf specified with —testbench_vector_input_file option does not exist

Error: Quartus Prime EDA Netlist Writer was unsuccessful. 1 error, 1 warning

Error: Peak virtual memory: 471 megabytes

Error: Processing ended: Fri Dec 30 22:56:30 2016

Error: Elapsed time: 00:00:01

Error: Total CPU time (on all processors): 00:00:01

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

• Mark as New
• Bookmark
• Subscribe
• Mute
• Subscribe to RSS Feed
• Permalink
• Print
• Report Inappropriate Content

You need to do these five things for Quartus simulation;

1) Tell Quartus to use ModelSim-Altera for the simulation tools (Assignments — EDA Tool Settings — Simulation).

2) Tell Quartus to generate a netlist for functional simulation (Assignments — EDA Tool Settings — Simulation — More EDA Netlist Writer Settings — Generate Functional Simulation Netlist — ON).

3) Tell Quartus to use VHDL for the simulation netlist (Assignments — EDA Tool Settings — Simulation — Format for Output Netlist — VHDL)

4) Tell Quartus where to put the simulation netlist (Assignments — EDA Tool Settings — Simulation — Output Directory). This is usually the «simulation» folder.

5) Tell the simulator (in the simulation waveform editor) to use VHDL for the netlist language (Simulation — Simulation Settings — Use VHDL).

Источник